CN114141805A - 无侧壁损伤的nano-LED阵列及其制作方法 - Google Patents
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Abstract
本发明提出一种无侧壁损伤的nano‑LED阵列及其制作方法，通过图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列,来激活其下方的p型GaN层，从而提高这些区域的载流子浓度，进而使nano‑LED正常发光。而没有金属覆盖的区域未被激活，载流子浓度很低，呈现高阻态，刚好可隔离nano‑LED器件，使每个nano‑LED可独立工作。本发明避免了通过刻蚀来隔离nano‑LED芯片所带来的侧壁损伤，增加了nano‑LED芯片的可利用面积，提高了nano‑LED的发光效率。这种通过选择性金属激活p型GaN来制作LED芯片的方法可拓展至nano尺寸，为实现超高分辨率的nano‑LED显示屏提供了一种有利途径。
Description
技术领域
本发明属于半导体发光器件技术领域，涉及半导体光电子器件，尤其涉及一种无侧壁损伤的nano-LED阵列及其制作方法。
背景技术
随着便携式移动电子产品的广泛应用，以及AR、VR、车载显示等新型显示技术的兴起，显示技术朝着小尺寸、超高分辨率、超高对比度、低功耗、长使用寿命等方向快速发展。Nano-LED是将传统的LED结构进行微小化以及阵列化，其单颗LED芯片的尺寸小于1微米，它集合了超高分辨率、高亮度、高色彩饱和度、长寿命、低功耗、响应速度快、抗环境干扰能力强等众多优点，在高分辨率显示、头盔显示、AR/VR、可见光通信、可穿戴电子等领域具有重大的应用价值。由于各项突出的性能，nano-LED被认为是有机会超越液晶显示(LCD)、有机发光二极管显示(OLED)甚至是微米级发光二极管(micro-LED)的终极显示技术。
虽然nano-LED的性能非常卓越，但是目前鲜有关于nano-LED用于显示的研究，主要原因是传统通过刻蚀工艺来制作LED阵列的方法不适合nano-LED阵列的制作。在传统工艺中，LED芯片外延生长完后，需刻蚀掉每个LED芯片四周的p电极层，p型GaN层，多量子阱层以及部分n-GaN层，以形成台面结构来隔离每个LED芯片的p电极。一般刻蚀方法为等离子体辅助干法刻蚀，比如基于
的电感耦合等离子体(ICP)蚀刻，由于刻蚀过程是通过高能量的等离子体轰击外延层实现的，因此台面结构的侧壁必然会存在较大的损伤，进而对LED器件的发光性能造成影响。
侧壁损伤会极大增加载流子在多量子阱(MQWs)有源区域的非辐射复合，使LED器件的外量子效率和光功率密度急剧下降。其次，侧壁损伤会形成晶格缺陷和N(氮)空位缺陷，这些缺陷会使nano-LED的表面漏电严重。同时，侧壁损伤还严重影响电子和空穴的注入效率，因为这些缺陷会俘获部分注入的电子和空穴用于非辐射复合。最后，侧壁损伤会极大减小LED芯片的有效面积，对于小尺寸的器件情况更为糟糕。一般侧壁缺陷为1~4
，对一个20
20
的台面，若四周的侧壁缺陷为2
，那么有效区域为16
16
，占总面积的64%。但是，nano-LED芯片的尺寸小于1
，1~2
的侧壁缺陷会完全损坏芯片的有效区域，因此我们需要一种新的手段来制造nano-LED阵列。
发明内容
有鉴于此，为了填补现有技术的空白，本发明的目的在于提供一种无侧壁损伤的nano-LED阵列及其制作方法，以有效避免侧壁损伤使nano-LED芯片的可利用区域减小和发光效率低的难题。其通过图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列,来激活其下方的p型GaN层，从而提高这些区域的载流子浓度，进而使nano-LED正常发光。而没有金属覆盖的区域未被激活，载流子浓度很低，呈现高阻态，刚好可隔离nano-LED器件，使每个nano-LED可独立工作。本发明避免了通过刻蚀来隔离nano-LED芯片所带来的侧壁损伤，增加了nano-LED芯片的可利用面积，提高了nano-LED的发光效率。这种通过选择性金属激活p型GaN来制作LED芯片的方法可拓展至nano尺寸，为实现超高分辨率的nano-LED显示屏提供了一种有利途径。
虽然本发明中制作n型电极的过程中，会通过刻蚀形成 n型台阶，但由于n型台阶位于芯片的四角，远离中心区域，因此该处的刻蚀并不会影响芯片中心区域的nano-LED阵列的发光效率。
并且考虑到目前通常在GaN中掺杂镁和锌来增加GaN中空穴的浓度, 但是镁(Mg)容易和氢(H)形成Mg-H络合物而被钝化，从而使p型GaN中的空穴浓度很低，因此p型GaN在通常情况下呈现高阻态。有研究表明，通过在p型GaN上沉积某些金属，比如镍(Ni)、钼(Mo)、铂(Pt)、钴(Co)、钯(Pd)，然后退火，有利于解吸p型GaN中的H，使Mg-H络合物的分解得到显著增强，从而将原来被钝化了Mg受主激活，极大增加了空穴的浓度。
虽然用金属激活p型GaN已经是一项成熟的技术，但是目前并没有利用选择性金属激活p型GaN层来制作nano-LED阵列的研究。发明人发现可在nano-LED芯片的p型GaN层上选择性沉积一层金属，然后在低温条件下退火，便可选择性激活金属下方的p型GaN层，使该区域的载流子浓度大大增加。而剩下的区域未被激活，呈现高阻的状态，刚好可隔离nano-LED器件，使每个nano-LED可独立工作。通过这种选择性金属激活p型GaN的方法, 不仅实现了图形化的nano-LED阵列，而且避免了传统工艺中通过刻蚀来隔离nano-LED芯片所带来的侧壁损伤，从而大大提高了nano-LED的发光效率。
基于以上研究和设计，本发明具体采用以下技术方案：
一种无侧壁损伤的nano-LED阵列，其特征在于，其外延结构包括：由下至上依次设置的衬底、GaN缓冲层、非故意掺杂的GaN缓冲层、n型GaN层、InGaN/GaN多量子阱、p型GaN层及纳米金属阵列。
进一步地，所述纳米金属阵列的单个纳米点的直径为5nm~500nm，厚度为0.5nm~100nm。
进一步地，所述InGaN/GaN多量子阱的周期数为1～20个，每个周期厚度为5～50nm。
进一步地，所述衬底为蓝宝石、碳化硅、硅、氮化铝、氮化镓或氧化镓衬底中的一种；所述纳米金属阵列中的金属为镍、铂、钼、钴或钯中的一种。
进一步地，其n型电极位于LED芯片四角的n型GaN层台阶上，通过刻蚀形成；以所述纳米金属阵列作为p型电极。
以及，一种无侧壁损伤的nano-LED阵列的制作方法，其特征在于：在nano-LED芯片的p型GaN层上选择性沉积纳米级图案化的金属，然后在低温条件下退火，以选择性激活金属下方的p型GaN层，使该区域的载流子浓度大大增加；而剩下的区域未被激活，呈现高阻的状态，以隔离nano-LED器件，使每个nano-LED可独立工作。
进一步地，在制作n型电极的过程中，在位于芯片的四角，远离中心区域通过刻蚀形成 n型台阶。
进一步地，外延结构的形成包括以下步骤：
步骤S1：在衬底上外延生长GaN缓冲层、非故意掺杂GaN层、n型GaN层、InGaN/GaN多量子阱以及p型GaN层；
步骤S2：采用图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列；
步骤S3：采用感应耦合等离子体刻蚀所述GaN外延片四角处的p型层、多量子阱层以及部分n型GaN层，以形成n型台阶。
进一步地，所述图形化技术为纳米压印、紫外光刻、电子束光刻或电感耦合等离子体蚀刻中的一种。
进一步地，还包括步骤S4：于所述n型GaN台阶上制作n型电极，以形成nano-LED器件的n接触点。
与现有技术相比，本发明及其优选方案克服了通过刻蚀来隔离nano-LED芯片所带来的侧壁损伤的难题，通过图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列，以制成晶圆级别的nano-LED阵列。提供的新型nano-LED阵列的制备工艺，极大地提高了LED芯片的可利用区域和发光效率，并且该工艺可扩展至纳米量级，为降低单个显示像素的尺寸提供有力途径。这种无侧壁损伤的nano-LED阵列的制作方法为Nano尺寸级别的三色LED阵列的制备打下了坚实的基础，也为超高分辨率的nano-LED显示屏的实现提供了可能途径。
附图说明
下面结合附图和具体实施方式对本发明进一步详细的说明：
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例的无侧壁损伤的nano-LED阵列制作方法的步骤一，从衬底外延至p型GaN层的侧面结构示意图；
图2为本发明实施例的无侧壁损伤的nano-LED阵列制作方法的步骤二，采用图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列的侧面示意图；
图3为本发明实施例的无侧壁损伤的nano-LED阵列制作方法的步骤二，采用图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列的俯视图；
图4为本发明实施例的无侧壁损伤的nano-LED阵列制作方法的步骤三，在LED芯片四角刻蚀出n型GaN台阶，并在上面沉积n型电极的示意图，其中虚线箭头表示电流方向；
图5为本发明实施例的一种无侧壁损伤的nano-LED阵列制作方法的步骤三，在LED芯片四角刻蚀出n型GaN台阶，并在上面沉积n型电极的俯视图；
图中：101-衬底；102-GaN缓冲层；103-非故意掺杂GaN层；104-n型GaN层；105-InGaN/GaN多量子阱；106-p型GaN层；107-纳米金属阵列；108-n型台阶；109-n型电极。
具体实施方式
为让本专利的特征和优点能更明显易懂，下文特举实施例，作详细说明如下：
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。通常在此处的附图中的描述和示出的组件可以以不同配置来组合设计。因此，以下对在附图中提供的本发明的选定实施例的详细描述并非为了限制要求保护的本发明的范围，而是仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
实施例1
本实施例提供的无侧壁损伤的nano-LED阵列的制作方法的具体步骤为：
步骤一：本实施例利用MOCVD技术外延生长LED结构。如图1所示，首先在蓝宝石衬底101上生长低温GaN缓冲层102，其次生长非故意掺杂GaN层103，然后生长Si掺杂的n型GaN层104，接着生长5个周期的InGaN/GaN多量子阱105，最后外延生长p型GaN层106，包括厚度分别为10nm的p型AlGaN电子阻挡层和200nm的p型GaN层，以构成完整的LED外延结构；
步骤二：在p型GaN层106上旋涂压印胶，并用纳米压印技术在压印胶上制作尺寸为5nm的8
8纳米孔阵列，并用氧等离子体去掉纳米孔内的残胶；然后，通过电子束蒸发方法在纳米孔阵列内蒸镀0.5nm厚的金属Ni，形成纳米金属阵列107，随后剥离压印胶，最后在450℃的条件退火样品，进一步增加激活区域的载流子浓度。
步骤三：运用紫外光刻技术和感应耦合等离子体刻蚀技术，刻蚀掉LED芯片四角处的p型层、多量子阱层以及部分n型GaN层，直到露出n型GaN台阶108，然后通过电子束蒸发方法在n型GaN台阶108上蒸镀n型电极109，经退火形成电极与n型GaN的欧姆接触。
实施例2
本实施例提供的无侧壁损伤的nano-LED阵列的制作方法的具体步骤为：
步骤一：本实施例利用MOCVD技术外延生长LED结构。如图1所示，首先在蓝宝石衬底101上生长低温GaN缓冲层102，其次生长非故意掺杂GaN层103，然后生长Si掺杂的n型GaN层104，接着生长5个周期的InGaN/GaN多量子阱105，最后外延生长p型层106，包括厚度分别为10nm的p型AlGaN电子阻挡层和200nm的p型GaN层，以构成完整的LED外延结构；
步骤二：在p型GaN层106上旋涂光刻胶，并用电子束光刻技术在光刻胶上制作尺寸为50nm的8
8纳米孔阵列，并用氧等离子体去掉纳米孔内的残胶；然后，通过电子束蒸发方法在纳米孔阵列内蒸镀5nm厚的金属Pt，形成纳米金属阵列107，随后剥离光刻胶，最后在450℃的条件退火样品，进一步增加激活区域的载流子浓度。
步骤三：运用紫外光刻技术和感应耦合等离子体刻蚀技术，刻蚀掉LED芯片四角处的p型层、多量子阱层以及部分n型GaN层，直到露出n型GaN台阶108，然后通过电子束蒸发方法在n型GaN台阶108上蒸镀n型电极109，经退火形成电极与n型GaN的欧姆接触。
实施例3
本实施例提供的无侧壁损伤的nano-LED阵列的制作方法的具体步骤为：
步骤一：本实施例利用MOCVD技术外延生长LED结构。如图1所示，首先在蓝宝石衬底101上生长低温GaN缓冲层102，其次生长非故意掺杂GaN层103，然后生长Si掺杂的n型GaN层104，接着生长5个周期的InGaN/GaN多量子阱105，最后外延生长p型GaN层106，包括厚度分别为10nm的p型AlGaN电子阻挡层和200nm的p型GaN层，以构成完整的LED结构；
步骤二：通过等离子体增强化学气相沉积(PECVD)在p型GaN层106上沉积100nm厚的
绝缘层，然后通过电子束光刻(EBL)和等离子体反应离子刻蚀(ICP-RIE)图案化
层，在上面开出尺寸为200nm的8
8的纳米孔阵列；然后，通过电子束蒸发方法在纳米孔阵列内蒸镀10nm厚的金属Mo，形成纳米金属阵列107，并在450℃的条件退火样品，进一步增加激活区域的载流子浓度。
步骤三：运用紫外光刻技术和感应耦合等离子体刻蚀技术，刻蚀掉LED芯片四角处的p型层、多量子阱层以及部分n型GaN层，直到露出n型GaN台阶108，然后通过电子束蒸发方法在n型GaN台阶108上蒸镀n型电极109，经退火形成电极与n型GaN的欧姆接触。
上述实施例仅用来进一步说明本发明的一种无侧壁损伤的nano-LED阵列及其制作方法，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。
本专利不局限于上述最佳实施方式，任何人在本专利的启示下都可以得出其它各种形式的无侧壁损伤的nano-LED阵列及其制作方法，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本专利的涵盖范围。
Claims (10)
1.一种无侧壁损伤的nano-LED阵列，其特征在于，其外延结构包括：由下至上依次设置的衬底、GaN缓冲层、非故意掺杂的GaN缓冲层、n型GaN层、InGaN/GaN多量子阱、p型GaN层及纳米金属阵列。
2.根据权利要求1所述的无侧壁损伤的nano-LED阵列，其特征在于：所述纳米金属阵列单个纳米点的直径为5nm~500nm，厚度为0.5nm~100nm。
3.根据权利要求1所述的无侧壁损伤的nano-LED阵列，其特征在于：所述InGaN/GaN多量子阱的周期数为1～20个，每个周期厚度为5～50nm。
4.根据权利要求1所述的无侧壁损伤的nano-LED阵列，其特征在于：所述衬底为蓝宝石、碳化硅、硅、氮化铝、氮化镓或氧化镓衬底中的一种；所述纳米金属阵列中的金属为镍、铂、钼、钴或钯中的一种。
5.根据权利要求1所述的无侧壁损伤的nano-LED阵列，其特征在于：其n型电极位于LED芯片四角的n型GaN层台阶上，通过刻蚀形成；以所述纳米金属阵列作为p型电极。
6.一种无侧壁损伤的nano-LED阵列的制作方法，其特征在于：在nano-LED芯片的p型GaN层上选择性沉积纳米级图案化的金属，然后在低温条件下退火，以选择性激活金属下方的p型GaN层，使该区域的载流子浓度大大增加；而剩下的区域未被激活，呈现高阻的状态，以隔离nano-LED器件，使每个nano-LED可独立工作。
7.根据权利要求6所述的无侧壁损伤的nano-LED阵列的制作方法，其特征在于：在制作n型电极的过程中，在位于芯片的四角，远离中心区域通过刻蚀形成 n型台阶。
8.根据权利要求6所述的无侧壁损伤的nano-LED阵列的制作方法，其特征在于：外延结构的形成包括以下步骤：
步骤S1：在衬底上外延生长GaN缓冲层、非故意掺杂GaN层、n型GaN层、InGaN/GaN多量子阱以及p型GaN层；
步骤S2：采用图形化技术和电子束蒸发，在p型GaN层上制作纳米级的金属阵列；
步骤S3：采用感应耦合等离子体刻蚀所述GaN外延片四角处的p型层、多量子阱层以及部分n型GaN层，以形成n型台阶。
9.根据权利要求8所述的无侧壁损伤的nano-LED阵列的制作方法，其特征在于：所述图形化技术为纳米压印、紫外光刻、电子束光刻或电感耦合等离子体蚀刻中的一种。
10.根据权利要求8所述的无侧壁损伤的nano-LED阵列的制作方法，其特征在于：还包括步骤S4：于所述n型GaN台阶上制作n型电极，以形成nano-LED器件的n接触点。
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