CN114138582A - 基于fpga的金融加速卡解码穿透延迟的测量系统及方法 - Google Patents

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Abstract

公开了基于FPGA的金融加速卡解码穿透延迟的测量系统及方法。本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。

Description

基于FPGA的金融加速卡解码穿透延迟的测量系统及方法
技术领域
本发明涉及金融产品测试设备的技术领域，尤其涉及一种基于FPGA的金融加速卡解码穿透延迟的测量系统，以及基于FPGA的金融加速卡解码穿透延迟的测量方法。
背景技术
金融行情解析加速卡(简称：金融加速卡)，通过FPGA技术对交易行情解码加速，以最终实现低至纳秒级的解码引擎，端到端的解析延迟降低到百纳秒级别。金融行情解析加速卡是整个金融加速业务的基础，接收来自交易所的原始行情数据，进行TCP/IP解码，过滤，行情协议处理并UDP组包转发，解析后的数据直接转发给客户端使用。由上可知，金融加速卡的端到端解析延迟指标为其最根本、关键的技术性能，该指标的测量是金融加速卡验收交付时不可或缺的环节。
解析延迟指标的测试，现阶段测试方法，采用服务器CPU的模式进行测试。CPU调用存储模块内的行情数据，加载时间戳后，经QSFP接口发送给被测金融加速卡，金融加速卡进行数据解析后，将解析后的行情数据通过QSFP接口反馈给服务器的CPU，CPU测量时间戳的所用延迟，可得到被测金融加速卡的穿透延迟，方法流程见图1。
但是，该方法占用服务器较多的CPU资源、测试线路冗长、测试精度低、操作复杂、依赖于服务器的性能、无法实现随时随地的便携式测试。
发明内容
为克服现有技术的缺陷，本发明要解决的技术问题是提供了一种基于FPGA的金融加速卡解码穿透延迟的测量系统，其占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
这种基于FPGA的金融加速卡解码穿透延迟的测量系统，其包括FPGA模块、电源模块、存储模块、显控模块、PCIE模块、测试接口模块、测试线缆、便携式壳体；
电源模块为该测量系统提供电源供电，同时为被测金融加速卡提供供电；
存储模块存储各交易所的行情数据包，并为该测量系统提供测试数据存储；
PCIE模块，为安装被测金融加速卡的接口；
测试接口模块，为多路万兆光纤接口，是金融加速卡的测试数据传输接口；
测试线缆为光缆带连接器，是该测量系统的测试线缆，连接被测金融加速卡到该测量系统；
便携式壳体为一体封装结构；
FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标；
显控模块为该测量系统的显示控制模块，通过按键控制行情解析穿透延迟测试的模式，并将测试信息显示到液晶屏上。
本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
还提供了一种基于FPGA的金融加速卡解码穿透延迟的测量方法，其包括以下步骤：
(1)通过PCIE接口，将被测的金融加速卡安装至延迟测量系统的PCIE插座的位置；
(2)使用专用测试线，将QSFP28_S1连接至QSFP28_J2，将QSFP28_S2连接至QSFP28_J1；
(3)启动延迟测量系统的电源模块，同时也为被测金融加速卡供电；
(4)通过显控模块选取测试模式，测试模式包括：深交所延迟测试模式、上交所延迟测试模式、千档行情延迟测试模式、智能模式，智能模式为：自动完成多种交易行情数据的解析延迟测试，并给出对响应的测试结果；
(5)FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标；
(6)将测试信息显示到液晶屏上。
附图说明
图1示出了现有技术中CPU方法的穿透延迟测量过程。
图2示出了根据本发明的FPGA方法的穿透延迟测量过程。
图3为根据本发明的基于FPGA的金融加速卡解码穿透延迟的测量系统的电路方框图。
图4为根据本发明的基于FPGA的金融加速卡解码穿透延迟的测量系统的原理框图。
具体实施方式
如图2-4所示，这种基于FPGA的金融加速卡解码穿透延迟的测量系统，其包括FPGA模块、电源模块、存储模块、显控模块、PCIE模块、测试接口模块、测试线缆、便携式壳体；
电源模块为该测量系统提供电源供电，同时为被测金融加速卡提供供电；
存储模块存储各交易所的行情数据包，并为该测量系统提供测试数据存储；
PCIE模块，为安装被测金融加速卡的接口；PCI-Express(peripheral componentinterconnect express)是一种高速串行计算机扩展总线标准。
测试接口模块，为多路万兆光纤接口，是金融加速卡的测试数据传输接口；
测试线缆为光缆带连接器，是该测量系统的测试线缆，连接被测金融加速卡到该测量系统；
便携式壳体为一体封装结构；
FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标；
显控模块为该测量系统的显示控制模块，通过按键控制行情解析穿透延迟测试的模式，并将测试信息显示到液晶屏上。
本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
优选地，所述FPGA模块包括：第一GTY接口、第二GTY接口、UART接口、数据调用模块、数据处理模块、数据测量模块、内部时钟；
数据调用模块，调用存储模块中的各种交易行情数据，传输给数据处理模块；
数据处理模块，对各种交易行情数据加盖时间戳；
内部时钟，为数据处理模块提供逻辑时钟；
GTY接口是FPGA的高速接口，第一GTY接口通过外部电路转化成万兆光口，通过配套光纤测试线缆，将行情数据传输给被测金融加速卡；第二GTY接口通过此接口接收被测金融加速卡的解析后的行情数据；
测量模块，测量解析后的行情数据的时间戳所用延迟，获得行情解析的穿透延迟；
UART接口是一种串行接口，连接显控模块，传输控制指令与测试结果。
优选地，所述FPGA模块采用赛灵思VU系列的FPGA芯片或更高系列的FPGA芯片。赛灵思Virtex UltraScale架构FPGA具备的高速双向串行收发器，最大速率可达32.75Gbps。
如图4所示，还提供了一种基于FPGA的金融加速卡解码穿透延迟的测量方法，其包括以下步骤：
(1)通过PCIE接口，将被测的金融加速卡安装至延迟测量系统的PCIE插座的位置；
(2)按照图4的接线方式，使用专用测试线连接2组QSFP28接口；QSFP是为了满足市场对更高密度的高速可插拔解决方案的需求而诞生的；
(3)启动延迟测量系统的电源模块，同时也为被测金融加速卡供电；
(4)通过显控模块选取测试模式，测试模式包括：深交所延迟测试模式、上交所延迟测试模式、千档行情延迟测试模式、智能模式，智能模式为：自动完成多种交易行情数据的解析延迟测试，并给出对响应的测试结果；
(5)FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标；
(6)将测试信息显示到液晶屏上。
本发明的有益效果如下：
1、便携式的测试系统，用来测试金融加速卡的行情解析的穿透延迟。
2、使用硬件FPGA实现穿透延迟的测量，更加精确、可靠。
3、为金融加速卡提供有效便捷的测试、验收设备。
以上所述，仅是本发明的较佳实施例，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属本发明技术方案的保护范围。

Claims (6)

1.基于FPGA的金融加速卡解码穿透延迟的测量系统，其特征在于：其包括FPGA模块、电源模块、存储模块、显控模块、PCIE模块、测试接口模块、测试线缆、便携式壳体；
电源模块为该测量系统提供电源供电，同时为被测金融加速卡提供供电；
存储模块存储各交易所的行情数据包，并为该测量系统提供测试数据存储；
PCIE模块，为安装被测金融加速卡的接口；
测试接口模块，为多路万兆光纤接口，是金融加速卡的测试数据传输接口；
测试线缆为光缆带连接器，是该测量系统的测试线缆，连接被测金融加速卡到该测量系统；
便携式壳体为一体封装结构；
FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标；
显控模块为该测量系统的显示控制模块，通过按键控制行情解析穿透延迟测试的模式，并将测试信息显示到液晶屏上。
2.根据权利要求1所述的基于FPGA的金融加速卡解码穿透延迟的测量系统，其特征在于：所述FPGA模块包括：第一GTY接口、第二GTY接口、UART接口、数据调用模块、数据处理模块、数据测量模块、内部时钟；
数据调用模块，调用存储模块中的各种交易行情数据，传输给数据处理模块；
数据处理模块，对各种交易行情数据加盖时间戳；
内部时钟，为数据处理模块提供逻辑时钟；
GTY接口是FPGA的高速接口，第一GTY接口通过外部电路转化成万兆光口，通过配套光纤测试线缆，将行情数据传输给被测金融加速卡；第二GTY接口通过此接口接收被测金融加速卡的解析后的行情数据；
测量模块，测量解析后的行情数据的时间戳所用延迟，获得行情解析的穿透延迟；
UART接口是一种串行接口，连接显控模块，传输控制指令与测试结果。
3.根据权利要求2所述的基于FPGA的金融加速卡解码穿透延迟的测量系统，其特征在于：所述FPGA模块采用赛灵思VU系列的FPGA芯片。
4.基于FPGA的金融加速卡解码穿透延迟的测量方法，其特征在于：其包括以下步骤：
(1)通过PCIE接口，将被测的金融加速卡安装至延迟测量系统的PCIE插座的位置；
(2)使用专用测试线，将QSFP28_S1连接至QSFP28_J2，将QSFP28_S2连接至QSFP28_J1；
(3)启动延迟测量系统的电源模块，同时也为被测金融加速卡供电；
(4)通过显控模块选取测试模式，测试模式包括：深交所延迟测试模式、上交所延迟测试模式、千档行情延迟测试模式、智能模式，智能模式为：自动完成多种交易行情数据的解析延迟测试，并给出对响应的测试结果；
(5)FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标；
(6)将测试信息显示到液晶屏上。
5.根据权利要求4所述的基于FPGA的金融加速卡解码穿透延迟的测量方法，其特征在于：所述步骤(5)中，线缆传输延迟Dt＝D/0.3m×ns×1.45，D为测量线路总路径的长度，0.3m/ns为光速，系数1.45为线缆中传输电磁波的修正系数。
6.根据权利要求5所述的基于FPGA的金融加速卡解码穿透延迟的测量方法，其特征在于：所述步骤(5)中的存储模块，存储各交易所的行情数据包，行情数据包包括：指数快照、逐笔委托、逐笔成交、行情快照。
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