CN114127836B - 阵列基板、显示面板以及显示装置 - Google Patents

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Abstract

一种阵列基板、显示面板以及显示装置。该阵列基板包括设置有呈阵列排布的多个像素的衬底基板；每个像素包括多个子像素，每个子像素包括像素电路，像素电路包括发光器件、存储电容、驱动晶体管、数据写入晶体管、数据线和第一连接结构。驱动晶体管和数据写入晶体管每个包括有源层、栅极、第一极和第二极，驱动晶体管控制发光器件发光；数据线与数据写入晶体管的第一极连接且给数据写入晶体管提供数据信号；数据写入晶体管响应于施加在数据写入晶体管的栅极的第一扫描信号而将数据信号写入驱动晶体管的栅极；第一连接结构与驱动晶体管的栅极和存储电容的第一极板连接，第一连接结构与数据线异层设置。

Description

阵列基板、显示面板以及显示装置
技术领域
本公开至少一实施例涉及一种阵列基板、显示面板以及显示装置。
背景技术
有源矩阵有机发光二极管(AMOLED，Active Matrix Organic Light-EmittingDiode)显示器与传统的液晶显示器(LCD)相比，具有自发光、广色域、高对比度、轻薄等优点，使其广泛应用于手机、平板电脑等领域，另外也广泛应用于智能手表等柔性可穿戴领域。通常在显示区中设置有像素电路，在边框区设置有栅驱动电路例如GOA驱动电路以向像素电路提供驱动信号。
发明内容
本公开至少一实施例提供一种阵列基板，该阵列基板包括衬底基板，衬底基板上设置有呈阵列排布的多个像素；所述多个像素的每个包括多个子像素，所述多个子像素的每个包括像素电路，所述像素电路包括发光器件、存储电容、驱动晶体管和数据写入晶体管，以及数据线和第一连接结构。所述驱动晶体管和所述数据写入晶体管的每个包括有源层、栅极、第一极和第二极，所述驱动晶体管配置为控制所述发光器件发光；数据线与所述数据写入晶体管的第一极连接且配置为给所述数据写入晶体管提供数据信号；所述数据写入晶体管配置为响应于施加在所述数据写入晶体管的栅极的第一扫描信号而将所述数据信号写入所述驱动晶体管的栅极；第一连接结构与所述驱动晶体管的栅极以及所述存储电容的第一极板连接，所述第一连接结构与所述数据线异层设置。
例如，在本公开至少一实施例提供的阵列基板中，所述数据线和所述第一连接结构均沿第一方向延伸，且所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影在横向上至少部分彼此相对，所述横向平行于所述衬底基板且垂直于所述第一方向。
例如，在本公开至少一实施例提供的阵列基板中，所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影之间的距离小于一个所述子像素的在所述横向上的尺寸。
例如，在本公开至少一实施例提供的阵列基板中，所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影之间存在间隔或者基本不存在间隔。
例如，在本公开至少一实施例提供的阵列基板中，所述驱动晶体管的栅极与所述存储电容的第一极板同层设置。
例如，在本公开至少一实施例提供的阵列基板中，所述驱动晶体管的栅极和所述存储电容的第一极板位于所述驱动晶体管的有源层的远离所述衬底基板的一侧；所述存储电容的第二极板位于所述驱动晶体管的栅极和所述存储电容的第一极板的远离所述有源层的一侧。
例如，在本公开至少一实施例提供的阵列基板中，所述数据线位于所述第一连接结构的远离所述衬底基板的一侧。
例如，本公开至少一实施例提供的阵列基板还包括：半导体层、第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第一过孔和第二过孔。半导体层包括所述驱动晶体管的有源层；第一绝缘层位于所述有源层，与所述驱动晶体管的栅极和所述存储电容的第一极板之间；第二绝缘层位于所述存储电容的第一极板与所述存储电容的第二极板之间；第三绝缘层位于所述存储电容的第二极板与所述第一连接结构之间；第四绝缘层位于所述第一连接结构与所述数据线之间；第一过孔贯穿所述第一绝缘层、所述第二绝缘层、所述第三绝缘层和所述第四绝缘层且暴露部分所述半导体层，所述数据线通过所述第一过孔与所述半导体层电连接；第二过孔贯穿所述第二绝缘层和所述第三绝缘层且暴露部分所述存储电容的第一极板；所述第一连接结构通过所述第二过孔与所述存储电容的第一极板连接。
例如，在本公开至少一实施例提供的阵列基板中，所述数据线位于所述第一连接结构的靠近所述衬底基板的一侧。
例如，本公开至少一实施例提供的阵列基板还包括：半导体层、第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第一过孔和第二过孔。半导体，包括所述驱动晶体管的有源层；第一绝缘层位于所述有源层，与所述驱动晶体管的栅极和所述存储电容的第一极板之间；第二绝缘层位于所述存储电容的第一极板与所述存储电容的第二极板之间；第三绝缘层位于所述存储电容的第二极板与所述数据线之间；第四绝缘层位于所述数据线与所述第一连接结构之间；第一过孔贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层且暴露部分所述半导体层，所述数据线通过所述第一过孔与所述半导体层电连接；第二过孔贯穿所述第二绝缘层、所述第三绝缘层和所述第四绝缘层且暴露部分所述存储电容的第一极板；所述第一连接结构通过所述第二过孔与所述存储电容的第一极板连接。
例如，在本公开至少一实施例提供的阵列基板中，所述第四绝缘层的在垂直于所述衬底基板的方向上的厚度大于所述第一绝缘层的在垂直于所述衬底基板的方向上的厚度、所述第二绝缘层的在垂直于所述衬底基板的方向上的厚度、所述第三绝缘层的在垂直于所述衬底基板的方向上的厚度和所述第四绝缘层的在垂直于所述衬底基板的方向上的厚度三者中的至少之一。
例如，本公开至少一实施例提供的阵列基板还包括第一电源线。第一电源线连接第一电压端以及所述存储电容的第二极板，且配置为给所述发光控制晶体管提供第一电压；所述第一电源线包括沿所述第一方向延伸的第一子走线和沿第二方向延伸的第二子走线，所述第一方向与所述第二方向相交，所述第一子走线与所述第二子走线电连接。
例如，在本公开至少一实施例提供的阵列基板中，所述第一子走线与所述第一连接结构同层设置，与所述数据线异层设置；所述第二子走线与所述存储电容的第二极板同层设置。
例如，在本公开至少一实施例提供的阵列基板中，在一个所述子像素中，在所述横向上，所述第一连接结构位于所述第一子走线与所述数据线之间。
例如，在本公开至少一实施例提供的阵列基板中，所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不重叠，所述第一走线在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影上不重叠。
例如，本公开至少一实施例提供的阵列基板还包括第三过孔。所述第一子走线通过所述第三过孔与所述第二子走线电连接。
例如，在本公开至少一实施例提供的阵列基板中，所述数据线和所述第一连接结构的材料均为金属材料。
例如，本公开至少一实施例提供的阵列基板还包括复位信号线；所述多个子像素包括第一子像素和与所述第一子像素相邻的第二子像素，并且，所述像素电路还包括复位晶体管和第二连接结构。复位晶体管配置为给所述子像素提供复位信号，包括有源层、栅极、第一电极和第二电极；所述复位晶体管的有源层包括沟道区和电极区；第二连接结构沿所述第一方向延伸，包括在所述第一方向上彼此相对的第一端和第二端；所述第二子像素的像素电路的第二连接结构在所述横向上位于所述第一子像素的像素电路的所述复位晶体管的有源层的沟道区的靠近所述第一子像素的像素电路的所述数据线的一侧，其中，所述第二子像素的像素电路的第二连接结构的第一端与所述复位信号线电连接，所述第二连接结构的第二端与所述第二子像素的像素电路的所述复位晶体管的有源层的电极区电连接。
例如，在本公开至少一实施例提供的阵列基板中，所述第二子像素的像素电路的所述复位晶体管的有源层的电极区从所述第一子像素沿所述横向延伸到所述第二子像素中，且所述第二子像素的像素电路的所述复位晶体管的有源层的电极区在所述衬底基板上的正投影与属于所述第一子像素的像素电路的所述数据线在所述衬底基板上的正投影至少部分重叠。
例如，在本公开至少一实施例提供的阵列基板中，所述第二连接结构与所述第一连接结构同层设置。
本公开至少一实施例提供还一种显示面板，该显示面板包括本公开实施例提供的任意一种阵列基板。
本公开至少一实施例提供还一种显示装置，该显示装置包括本公开实施例提供的任意一种显示面板。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1为本公开一实施例提供的一种阵列基板的整体示意图；
图2为本公开一实施例提供的一种阵列基板中的像素电路的等效电路图；
图3A为本公开一实施例提供的一种阵列基板中的像素电路的平面布局示意图；
图3B-图3K为本公开一实施例提供的一种阵列基板的像素电路的各层的示意图；
图4A为沿图3A中的A-A’线的一种截面示意图；
图4B为沿图3A中的A-A’线的另一种截面示意图；
图4C为沿图3A中的B-B’线的一种截面示意图；
图5是图2所示的像素电路的工作过程的信号时序图；
图6为沿图1中的阵列基板子像素中的局部的一种截面示意图；
图7为本公开一实施例提供的一种显示面板的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开中的附图并不是严格按实际比例绘制，显示区中的像素和子像素的个数不限定为图中所示的数量，各个结构的具体地尺寸和数量可根据实际需要进行确定，本公开中所描述的附图仅是结构示意图。
随着有机发光二极管(OLED)显示面板向高分辨率、大尺寸方向的发展，单位像素电路的尺寸相应减小，这就导致面板显示区线宽线间距的减小，从而信号线之间的寄生电容增大，继而导致信号线之间的干扰变大，这会导致显示效果不理想。
本公开至少一实施例提供了一种阵列基板，该阵列基板包括衬底基板，衬底基板上设置有呈阵列排布的多个像素；所述多个像素的每个包括多个子像素，所述多个子像素的每个包括像素电路，所述像素电路包括发光器件、存储电容、驱动晶体管和数据写入晶体管，以及数据线和第一连接结构。所述驱动晶体管和所述数据写入晶体管的每个包括有源层、栅极、第一极和第二极，所述驱动晶体管配置为控制驱动所述发光器件发光的驱动电流；数据线与所述数据写入晶体管的第一极连接且配置为给所述数据写入晶体管提供用于控制所述子像素的显示灰度的数据信号；所述数据写入晶体管配置为响应于施加在所述数据写入晶体管的栅极的第一扫描信号而将所述数据信号写入所述驱动晶体管的栅极；第一连接结构与所述驱动晶体管的栅极以及所述存储电容的第一极板连接，所述第一连接结构与所述数据线异层设置。例如，该阵列基板为显示基板。
示例性地，图1为本公开一实施例提供的一种阵列基板的整体示意图，图2为本公开一实施例提供的一种阵列基板中的像素电路的等效电路图，图3A为本公开一实施例提供的一种阵列基板中的像素电路的平面布局示意图。图3A以相邻的两个子像素1030中的像素电路的层结构为例。
结合图1-2和图3A，阵列基板100包括衬底基板210，例如衬底基板210包括显示区域101和至少部分围绕显示区域101的非显示区102。例如，显示区域101中设置有呈阵列排布的多个像素103。多个像素103的每个包括多个子像素1030，例如每个像素103包括三个子像素1030。多个子像素1030的每个包括像素电路，像素电路包括发光器件、存储电容Cst、驱动晶体管T1(下文又称第一晶体管)和数据写入晶体管T2(下文又称第二晶体管)，以及数据线1和第一连接结构CP1。驱动晶体管T1和数据写入晶体管的每个包括有源层、栅极、第一极和第二极，驱动晶体管T1配置为控制所述发光器件发光，例如控制驱动发光器件发光的驱动电流。数据线1与数据写入晶体管T2的第一极连接且配置为给数据写入晶体管T2提供用于控制子像素1030的显示灰度的数据信号。数据写入晶体管T2配置为响应于施加在数据写入晶体管T2的栅极的第一扫描信号而将数据信号写入驱动晶体管T1的栅极。第一连接结构CP1与驱动晶体管T1的栅极以及存储电容Cst的第一极板连接，第一连接结构CP1与数据线1异层设置，即第一连接结构CP1与数据线1分别设置于不同的层，且在垂直于衬底基板210的方向上第一连接结构CP1与数据线1之间存在绝缘层。在图2和图3A所示的像素电路中，如果第一连接结构CP1与数据线1同层设置，则这两者之间的间距较小，将会导致在横向上，第一连接结构CP1与数据线1之间形成较大的寄生电容，尤其是在高分辨率显示面板中，这种现象尤其严重。该寄生电容将会直接导致显示效果不理想。且第一连接结构CP1与数据线1之间形成的寄生电容不稳定，因为在显示过程中，数据线1上的数据信号是不断变化的，随着该数据信号被写入驱动晶体管T1的栅极，即该数据信号被写入图2中的N1节点，从而引起N1节点信号的跳变，从而影响流过N1节点的电流的波动，影响显示效果。而第一连接结构CP1是图2中的N1节点所对应的实际结构，因此，在本公开实施例提供的阵列基板中，将第一连接结构CP1与数据线1异层设置可以减小或避免两者之间形成该寄生电容，从而可改善或避免由此给显示效果造成的不良影响，达到更加理想的显示效果。
需要说明的是，由于像素的阵列排列，对应于同一个子像素1030的数据线1与第一连接结构CP1之间会形成上述寄生电容(以下用寄生电容1代表)，分别对应于相邻的两个子像素中的数据线1与第一连接结构CP1之间也会形成上述寄生电容(以下用寄生电容2代表)。经模拟试验，在第一连接结构CP1与数据线1同层设置的情况下，寄生电容1的值可达0.07971fF，寄生电容2的值可达0.05627fF，两者对N1节点产生的串扰程度为0.678％。串扰程度的值越大，说明形成的干扰越大，对显示造成的不良影响也越大。
在本公开实施例提供的阵列基板中，寄生电容1的值约为0.0321fF，寄生电容2的值可达0.0242fF，两者对N1节点产生的串扰程度为0.218％。由此可见，本公开实施例提供的阵列基板中的寄生电容1和寄生电容2的值相对于将两者同层设置的情况有明显下降，对N1节点产生的串扰程度明显下降，从而对显示造成的不良影响具有明显改善作用。
如图2所示，在一些实施例中，像素电路包括多个薄膜晶体管：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7、连接到多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7的多条信号线和存储电容Cst，也即，该实施例中像素电路为7T1C结构。相应地，多条信号线包括栅线GLn/GLn-1(即扫描信号线)、发光控制线EM、复位信号线RL、数据线DAT和第一电源线VDD。栅线GLn/GLn-1可包括第一栅线GLn和第二栅线GLn-1。例如，第一栅线GLn用于传输栅极扫描信号，第二栅线GLn-1用于传输复位电压信号发光控制线EM用于传输发光控制信号，例如连接到第一发光控制端EM1和第二发光控制端EM2。第五晶体管T5的栅极与第一发光控制端EM1连接，或作为第一发光控制端EM1，以接收第一发光控制信号；第六晶体管T6的栅极与第二发光控制端EM2连接，或作为第二发光控制端EM2，以接收第二发光控制信号。
需要说明的是，本公开实施例包括但并不限于上述7T1C结构的像素电路，像素电路也可采用其他类型的电路结构，例如7T2C结构或者9T2C结构等，本公开实施例对此不作限制。
例如，如图2所示，第一薄膜晶体管T1的第一栅极与第三薄膜晶体管T3的第三漏极D3和第四薄膜晶体管T4的第四漏极D4电连接。第一薄膜晶体管T1的第一源极S1与第二薄膜晶体管T2的第二漏极D2和第五薄膜晶体管T5的第五漏极D5电连接。第一薄膜晶体管T1的第一漏极D1与第三薄膜晶体管T3的第三源极S3和第六薄膜晶体管T6的第六源极S6电连接。
例如，如图2所示，第二薄膜晶体管T2的第二栅极被配置为与第一栅线GLn电连接，以接收栅极扫描信号；第二薄膜晶体管T2的第二源极S2被配置为与数据线DAT电连接，以接收数据信号；第二薄膜晶体管T2的第二漏极D2与第一薄膜晶体管T1的第一源极S1电连接。
例如，如图2所示，第三薄膜晶体管T3的第三栅极被配置为与第一栅线GLn电连接，第三薄膜晶体管T3的第三源极S3与第一薄膜晶体管T1的第一漏电极D1电连接，第三薄膜晶体管T3的第三漏极D3与第一薄膜晶体管T1的第一栅极电连接。
例如，如图2所示，第四薄膜晶体管T4的第四栅极被配置为与第二栅线GLn-1电连接以接收复位电压信号，第四薄膜晶体管T4的第四源极S4被配置为与复位信号线RL电连接以接收复位电压信号，第四薄膜晶体管T4的第四漏极D4与第一薄膜晶体管T1的第一栅极电连接。
例如，如图2所示，第五薄膜晶体管T5的第五栅极被配置为与发光控制线EM电连接以接收发光控制信号，第五薄膜晶体管T5的第五源极S5被配置为与第一电源线VDD电连接以接收第一电源信号，第五薄膜晶体管T5的第五漏极D5与第一薄膜晶体管T1的第一源极S1电连接。
例如，如图2所示，第六薄膜晶体管T6的第六栅极被配置为与发光控制线EM电连接以接收发光控制信号，第六薄膜晶体管T6的第六源极S6与第一薄膜晶体管T1的第一漏极D1电连接，第六薄膜晶体管T6的第六漏极D6与发光器件(例如图6所示发光器件180)的第一显示电极(例如图6所示的阳极181)电连接。图3A-3C中的薄膜晶体管TFT即第六薄膜晶体管T6。
例如，如图2所示，第七薄膜晶体管T7的第七栅极被配置为与第二栅线GLn-1电连接以接收复位电压信号，第七薄膜晶体管T7的第七源极S7与发光器件的第一显示电极(例如图6所示的阳极181)电连接，第七薄膜晶体管T7的第七漏极D7被配置为与复位信号线RL电连接以接收复位电压信号。例如，第七薄膜晶体管T7的第七漏极D7可以通过连接到第四薄膜晶体管T4的第四源极S4以实现与复位信号线RL电连接。
在本实施例中，第四晶体管T4和第七晶体管T7为复位晶体管，配置为给子像素提供复位信号。
需要说明的是，上述的复位电压信号和上述的复位电压信号可为同一信号。
需要说明的是，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。在本公开实施例中，任何一个晶体管的第一极为源极，则第二极为漏极；或者，任何一个晶体管的第一极为漏极，则第二极为源极。各个晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的，本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。
图3B-3F为本公开一实施例提供的一种阵列基板的像素电路的各层的示意图，图4A为沿图3A中的A-A’线的一种截面示意图。
在一些实施例中，如图3A所示，像素电路包括上述的薄膜晶体管T3、T4、T5、T6和T7、存储电容Cst、连接到多个薄膜晶体管T1、T2、T3、T4、T5、T6和T7的第一栅线GLn、第二栅线GLn-1、发光控制线EM、复位信号线RL、数据线DAT和第一电源线VDD。
下面，结合图3A-3F和图4A对本公开实施例的像素电路的结构的具体特征进行说明。
如图3A和图4A所示，数据线1和第一连接结构CP1均沿第一方向延伸，且第一连接结构CP1在衬底基板210上的正投影与数据线1在衬底基板210上的正投影在横向R2上至少部分彼此相对，这种结构利于像素电路结构的紧凑，在这种情况下，如果数据线1与第一连接结构CP1同层设置，两者之间的寄生电容现象将尤为明显，这种设置不仅能够改善或避免上述寄生电容，还能够实现像素电路结构的紧凑，利于实现阵列基板的高分辨率。横向R2平行于衬底基板210且垂直于第一方向R1。
例如，第一连接结构CP1在衬底基板210上的正投影与数据线1在衬底基板210上的正投影之间的距离(第一连接结构CP1在衬底基板210上的正投影的靠近数据线1在衬底基板210上的正投影的边到数据线1在衬底基板210上的正投影的靠近第一连接结构CP1在衬底基板210上的正投影的边的最大距离)小于一个子像素1030的在所述横向上的尺寸，以更加利于像素电路结构的紧凑，即使在第一连接结构CP1与数据线1在横向R2上的间距很小的情况下，也不会产生上述寄生电容现象。例如，对应于同一个子像素1030的数据线1与第一连接结构CP1之间的距离小于一个子像素1030的在横向R2上的尺寸，且分别对应于相邻的两个子像素中的数据线1与第一连接结构CP1之间的距离小于一个子像素1030的在横向R2上的尺寸。例如，一个子像素1030的在所述横向R2上的尺寸为30μm～90μm。
进一步地，例如，第一连接结构CP1在衬底基板210上的正投影与数据线1在衬底基板210上的正投影之间存在间隔。或者，在一些实施例中，第一连接结构CP1在衬底基板210上的正投影与数据线1在衬底基板210上的正投影之间基本不存在间隔。即基本相接，利于在实现高分辨率，在这种情况下，本公开实施例提供的阵列基板同时能够防止上述寄生电容现象。
例如，像素电路包括半导体层、第一导电层、第二导电层和第三导电层。图3A示出了像素电路的半导体层、第一导电层、第二导电层和第三导电层的层叠位置关系的布局示意图。
图3B示出了像素电路的半导体层。例如，图3B所示的该半导体层包括第一薄膜晶体管T1的有源层A1、第二薄膜晶体管T2的有源层A2、第三薄膜晶体管T3的有源层A3、第四薄膜晶体管T4的有源层A4、第五薄膜晶体管T5的有源层A5、第六薄膜晶体管T6的有源层A6和第七薄膜晶体管T7的有源层A7。如图3B所示，半导体层可采用半导体材料层通过构图工艺形成。半导体层可用于制作上述的，各个晶体管的有源层可包括源极区域、漏极区域以及源极区域和漏极区域之间的沟道区。例如，半导体层可采用非晶硅、多晶硅、氧化物半导体材料(例如，氧化铟镓锡(IGZO))等制作。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。
在本公开一些实施例提供的阵列基板中，在上述的半导体层上形成有第一绝缘层。为了清楚起见，图3A、图3B-3K中未示出各个绝缘层。例如，结合图3B和图4A，像素电路的第一绝缘层151设置在第一导电层的远离衬底基板210的一侧。
图3C示出了像素电路的第一导电层，图3G示出了第一导电层与半导体层层叠后的示意图。第一导电层位于半导体层的远离衬底基板210的一侧。结合图3C、图3G和图4A，第一绝缘层151位于各个晶体管的有源层与第一导电层之间。例如，第一导电层包括存储电容Cst的第一极板CE1、第一栅线GLn、第二栅线GLn-1、发光控制线EM、以及第一薄膜晶体管T1的栅极、第二薄膜晶体管T2的栅极、第三薄膜晶体管T3的栅极、第四薄膜晶体管T4的栅极、第五薄膜晶体管T5的栅极、第六薄膜晶体管T6的栅极和第七薄膜晶体管T7的栅极。因此，上述各个晶体管的有源层同层设置，且上述各个晶体管的栅极与存储电容Cst的第一极板CE1同层设置，从而第一绝缘层151位于各个晶体管的有源层与各个晶体管的栅极和存储电容Cst的第一极板CE1之间。由此可见，驱动晶体管即第一晶体管T1的栅极(或各个晶体管的栅极)和存储电容Cst的第一极板CE1位于驱动晶体管的有源层(或各个晶体管的有源层)的远离衬底基板210的一侧。
结合图3A-图3C和图3G所示，第二薄膜晶体管T2的栅极、第四薄膜晶体管T4的栅极、第五薄膜晶体管T5的栅极、第六薄膜晶体管T6的栅极和第七薄膜晶体管T7的栅极分别为第一栅线GLn、第二栅线GLn-1与半导体层交叠的部分。在一些实施例中，例如，第三薄膜晶体管T3可为双栅结构的薄膜晶体管，第三薄膜晶体管T3的一个栅极可为第一栅线GLn与半导体层交叠的部分，第三薄膜晶体管T3的另一个栅极可为从第一栅线GLn突出的突出部；第一薄膜晶体管T1的栅极可以与第一极板CE1一体成型，即第一极板CE1复用作第一薄膜晶体管T1的栅极。例如第四薄膜晶体管T4可为双栅结构的薄膜晶体管，两个栅极分别为第二栅线GLn-1与半导体层交叠的部分。
例如上述各个薄膜晶体管的栅极分别与相应的第一栅线GLn或第二栅线GLn-1一体成型。在本实施例中，第一栅线GLn、第二栅线GLn-1和各个薄膜晶体管的栅极与存储电容Cst的第一极板CE1同层设置，可通过同一次构图工艺同时形成。
例如，如图3A所示，阵列基板100还包括第一电源线VDD，第一电源线连VDD接第一电压端以及存储电容Cst的第二极板CE2，且配置为给发光控制晶体管即第一晶体管T1提供第一电压。例如，第一电源线VDD包括沿第一方向R1延伸的第一子走线21和沿第二方向延伸的第二子走线22，第一方向R1与第二方向相交，例如第二方向为横向R2。第一子走线21与第二子走线22电连接。
图3D示出了像素电路的第二导电层，图3H示出了第二导电层与半导体层层叠后的示意图。第二导电层位于第一导电层的远离衬底基板210的一侧。例如，结合图3D、图3H与图4A，像素电路的第二导电层包括存储电容Cst的第二极板CE2、复位信号线RL和第二子走线22，由此可见第二子走线22与存储电容Cst的第二极板CE2同层设置，且存储电容Cst的第二极板CE2位于驱动晶体管即第一晶体管T1的栅极(或各个晶体管的栅极)和存储电容Cst的第一极板CE1的远离所述有源层的一侧。例如，第二子走线22与存储电容Cst的第二极板CE2一体成型，从而可通过同一构图工艺形成。第二极板CE2与第一极板CE1至少部分重叠以形成存储电容Cst。
例如，在一些实施例中，结合图3A和图3D，第二导电层还可包括遮光部791。遮光部791在衬底基板210上的正投影覆盖第二薄膜晶体管T2的至少部分有源层、第三薄膜晶体管T3的漏极和第四薄膜晶体管T4的漏极之间的有源层，从而防止外界光线对第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4的有源层产生影响。遮光部791可通过贯穿绝缘层中的过孔VH9与第一电源线VDD电连接，如图3A和图4C所示。
在本公开至少一实施例中，如图3A和图3K所示，例如，在一个子像素中，在横向R2上，第一连接结构CP1位于第一子走线21与数据线1(与第一连接结构CP1和第一子走线21属于同一个子像素的像素电路)之间。这种情况下，在横向上，第一连接结构CP1与数据线1之间不存在例如第一电源线这种沿第一方向R1延伸的结构，则第一连接结构CP1与数据线1之间的间距更小，将会导致在横向上，第一连接结构CP1与数据线1之间形成更为明显的寄生电容。因此这种情况下本申请实施例提供的阵列基板中，将第一连接结构CP1与数据线1异层设置具有更加明显的减小数据线1对第一连接结构CP1的信号干扰的效果。
另外，这种方案相比于第一子走线21位于第一连接结构CP1与数据线(与第一连接结构CP1和第一子走线21属于同一个子像素的像素电路)之间的情况，第一连接结构CP1的在第一方向R1上的长度较小，第一连接结构CP1的在横向R2上的宽度也较小，因此，利用位于第二导电层还可包括上述遮光部791，以遮挡第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4的有源层，可以利用第二导电层实现这一目的，从而简化阵列基板的制作工艺。
例如，如图4A所示，阵列基板100还包括第二绝缘层152，第二绝缘层152位于存储电容Cst的第一极板CE1与存储电容Cst的第二极板CE2之间，即位于第一导电层与第二导电层之间。为了清楚，图3B-3F中也未示出第二绝缘层152。
阵列基板100还包括第二电源线VSS。例如第一电源线VDD为给像素电路提供高电压的电源线，第二电源线VSS连接第二电压端第二电源线VSS为像素电路提供低电压(低于前述高电压)的电源线。在如图2所示的实施例中，第一电源线VDD提供恒定的第一电源电压，第一电源电压为正电压；第二电源线VSS提供恒定的第二电源电压，第二电源电压可以为负电压等。例如，在一些示例中，第二电源电压可以为接地电压。
在一些实施例中，例如，如图4A所示，数据线1(DATA)位于第一连接结构CP1的远离衬底基板210的一侧。这种情况下，例如，图3E示出了像素电路的第三导电层，图3I示出了第三导电层与半导体层层叠后的示意图。第三导电层位于第二导电层的远离衬底基板1的一侧。例如，如图3E和图3I所示，像素电路的第三导电层包括第一连接结构CP1和第一电源线VDD的第一子走线21，即第一连接结构CP1与第一子走线21同层设置。如图4A所示，阵列基板100还包括第三绝缘层160，第三绝缘层160位于存储电容Cst的第二极板CE2与第一连接结构CP1之间，即位于第二导电层与第三导电层之间。
例如，第一子走线21通过贯穿第三绝缘层160的过孔(例如过孔VH3)与第二子走线22电连接。
例如，结合图3A、图3E和图4A和图4C，第三导电层还包括第二连接结构CP2、第三连接结构CP3和第四连接结构CP4。第一连接结构CP1的一端通过贯穿第二绝缘层152和第三绝缘层160且暴露部分存储电容Cst的第一极板CE1的过孔(例如过孔VH5)与存储电容Cst的第一极板CE1连接。第一连接结构CP1的另一端通过贯穿第一绝缘层151、第二绝缘层152和第三绝缘层160的至少一个过孔(例如过孔VH4)与半导体层连接，例如与半导体层中对应第三薄膜晶体管T3的漏极区域相连。第二连接结构CP2的一端通过贯穿第三绝缘层160的过孔(例如过孔VH6)与复位信号线RL相连，第二连接结构CP2的另一端通过贯穿第一绝缘层151、第二绝缘层152和第三绝缘层160的至少一个过孔(例如过孔VH7)与半导体层连接，例如与半导体层中的第七薄膜晶体管T7的源极区域和第四薄膜晶体管T4的源极区域相连。第三连接结构CP3通过贯穿第一绝缘层151、第二绝缘层152和第三绝缘层160的至少一个过孔(例如过孔VH8)与半导体层中的第六薄膜晶体管T6的漏极区域相连。第四连接结构CP4通过贯穿第一绝缘层151、第二绝缘层152和第三绝缘层160的至少一个过孔(例如过孔VH2)与半导体层中的第五薄膜晶体管T5的漏极区域相连。第五连接结构CP5通过贯穿第一绝缘层151、第二绝缘层152和第三绝缘层160且暴露部分半导体层的至少一个过孔(例如过孔VH1)与半导体层中的第三薄膜晶体管T3的漏极区域相连。
例如，图3F示出了像素电路的第四导电层，图3J示出了第四导电层与半导体层层叠后的示意图，图3K示出了第四导电层、第三导电层与半导体层层叠后的示意图。例如，结合图3A、图3E-图3F、图3J-图3K和图4A所示，第四导电层位于第三导电层的远离衬底基板210的一侧。第四导电层包括数据线1(DATA)、第六连接结构CP6和第七连接结构CP7。阵列基板100还包括第四绝缘层113，第四绝缘层113位于第三导电层与第四导电层之间，即位于第一连接结构CP1与数据线1(DATA)之间。例如，第四绝缘层113为平坦层。过孔VH1还贯穿第四绝缘层113而暴露至少部分第五连接结构CP5，数据线1(DATA)通过过孔VH1与第五连接结构CP5电连接，从而实现数据线1(DATA)与半导体层中的第三薄膜晶体管T3的漏极区域电连接。例如，第七连接结构CP7与数据线1直接接触以实现这两者电连接。由于数据线1的线宽较小例如明显小于第一子走线21的线宽，第七连接结构CP7能够加宽数据线1的需要与半导体层连接的部位，例如数据线1与第七连接结构CP7的构成的整体通过过孔VH1与第五连接结构CP5电连接，从而实现数据线1(DATA)与半导体层中的第三薄膜晶体管T3的漏极区域电连接。例如，第七连接结构CP7与数据线1一体成型。例如，过孔VH2还贯穿第四绝缘层113而暴露至少部分第四连接结构CP4，第六连接结构CP6通过过孔VH2与第四连接结构CP4电连接，从而实现第六连接结构CP6与有源层中对应第五薄膜晶体管T5的漏极区域相连，以作为第五薄膜晶体管T5的漏极，例如第六连接结构CP6用于与发光器件的阳极(例如图6所示的阳极181)接。例如，在不同的子像素1030中，例如在图3A所示的相邻的两个子像素1030中，第六连接结构CP6的形状、大小和位置未必完全相同，以适应对应有不同的子像素的阳极位置的需求。例如，在图3A所示的左侧的子像素1030中的第六连接结构CP6的形状、大小和位置与右侧的子像素1030中的第六连接结构CP6的形状、大小和位置分别不相同。这是因为这两个子像素中的阳极的位置不同，的第六连接结构CP6的形状、大小和位置沿与第一方向R1和横向R2相交的方向延伸，其上端(非与第四连接结构CP4连接的一端)的位置如此是为了与位于该上端处的阳极相连。
例如，第四绝缘层113的在垂直于衬底基板210的方向上的厚度大于第一绝缘层151的在垂直于衬底基板210的方向上的厚度、第二绝缘层152的在垂直于衬底基板210的方向上的厚度、第三绝缘层160的在垂直于衬底基板210的方向上的厚度和第四绝缘层113的在垂直于衬底基板210的方向上的厚度三者中的至少之一。以增强第四绝缘层113的绝缘作用，更好地减小或避免数据线1与第一连接结构CP1之间的寄生电容。
例如第四绝缘层113的在垂直于衬底基板210的方向上的厚度为几微米，例如小于5μm～10μm，该厚度范围能够达到较好的减小或避免数据线1与第一连接结构CP1之间的寄生电容的效果，且不会过度增厚阵列基板100的尺寸。
在上述实施例中，第一子走线21与数据线1异层设置，由于相邻的在第一子走线21与数据线1之间的间距比较小，如此设计可避免第一子走线21与数据线之间产生寄生电容，从而避免该寄生电容影响显示效果。例如，该相邻的第一子走线21与数据线1分别对应于相邻的两个子像素。
参考图3A和图4A，例如，第一连接结构CP1在衬底基板210上的正投影与数据线1在衬底基板210上的正投影不重叠，第一走线21在衬底基板210上的正投影与数据线1在衬底基板210上的正投影上不重叠。相比于以上信号线在垂直于衬底基板210的方向上有重叠的情况，本公开实施例的该方案能够更好地防止这些信号线上的信号之间的串扰。
例如，为了减小数据线和第一连接结构的电阻，例如数据线1和第一连接结构CP1的材料均为金属材料。例如形成数据线1的第四导电层采用包括三层金属的叠层结构Ti/Al/Ti。
图4C为沿图3A中的B-B’线的一种截面示意图。多个子像素包括第一子像素和与所述第一子像素相邻的第二子像素。图3A示出了两个相邻的子像素，第一子像素为图3A中左侧的子像素，第二子像素为图3A中右侧的子像素，即第一子像素和第二子像素在横向上相邻；当然，在其他实施例中，第一子像素和第二子像素也可以在纵向上相邻，其他结构的方向和位置适应性调整即可。结合图3A、图3G和图4C，第一复位晶体管T4包括有源层A4、栅极(GLn-1的与有源层A4重叠的部分)、第一电极(例如为源极)和第二电极(例如为漏极)；第二复位晶体管T7包括有源层A7、栅极(栅线GLn-1的与有源层A7重叠的部分)、第一电极(例如为源极)和第二电极(例如为漏极)。第一复位晶体管T4复位晶体管的有源层包括沟道区(有源层A4的与栅线GLn-1重叠的部分)和电极区E1。第二复位晶体管T7的有源层A7包括沟道区(有源层A7的与栅线GLn-1重叠的部分)和电极区E1。第一复位晶体管T4和第二复位晶体管T7共用同一电极区E1。例如，第二连接结构CP2沿第一方向R1延伸，包括在第一方向R1上彼此相对的第一端和第二端；第二子像素的像素电路的第二连接结构CP2在横向R2上位于第一子像素的像素电路的第一复位晶体管T4的有源层的沟道区和第二复位晶体管T7的有源层的沟道区的靠近第一子像素的像素电路的数据线1的一侧。第二连接结构CP2的第一端通过过孔VH6与复位信号线RL电连接，第二连接结构CP2的第二端通过过孔VH7与第二子像素的像素电路的复位晶体管(T4和T7)的有源层的电极区E1电连接。从而，第二连接结构CP2构成第一复位晶体管T4和第二复位晶体管T7的第一电极和第二电极。
结合图3A、图3G和图4C，第二子像素的像素电路的第一复位晶体管T4和第二复位晶体管T7的有源层的电极区E1从第一子像素沿横向延伸到与其相邻的第二子像素中，且第二子像素的像素电路的第一复位晶体管T4和第二复位晶体管T7的有源层的电极区E1在衬底基板上的正投影与属于第一子像素的像素电路的数据线1在衬底基板上的正投影至少部分重叠。即，该第一复位晶体管T4和该第二复位晶体管T7的有源层的电极区E1与该数据线1相交，以更充分灵活地利用有限的像素区域，形成所需要的便于实现与其他结构连接的半导体层图案。由于与该数据线1的投影交叠的有源层的电极区E1在垂直于衬底基板的方向上距离数据线1所在的第二导电层较远，所以这两者相交不会对彼此之间的信号产生干扰。
需要说明的是，在图3A、图3F、图3J和图3K分别示出了三条数据线1，这三条数据线1分别属于三个相邻的子像素的像素电路；位于中间的数据线1属于第一子像素的像素电路，位于右侧的数据线1属于第二子像素的像素电路。
图5为图2所示像素电路的信号时序图。下面结合图5所示的信号时序图，对图2所示的像素电路的工作原理进行说明。例如，在此以图2中的第一发光控制线EM1与第二发光控制线EM2为同一条共用的发光控制线作为示例。在其他一些实施例中，第一发光控制线EM1与第二发光控制线EM2也可以分别为不同的信号线，分别提供不同的第一发光控制信号和第二发光控制信号。
另外，在此以图5所示的晶体管均为P型晶体管为例。各个P型晶体管的栅极在接入低电平时导通，而在接入高电平时截止。以下实施例与此相同，不再赘述。
如图5所示，像素电路的工作过程包括三个阶段，分别为复位阶段P1、数据写入和补偿阶段P2以及发光阶段P3，图中示出了每个阶段中各个信号的时序波形。
在复位阶段P1，第二栅线Gn-1提供复位信号Rst，第四晶体管T4和第七晶体管T7被复位信号的低电平导通，将复位信号(低电平信号，例如可以接地或为其他低电平信号)施加至第一晶体管T1的第一栅极，并将复位信号施加至N4节点，即将发光元件180复位，从而可以使发光元件180在发光阶段P3之前显示为黑态不发光，改善采用该像素电路的显示装置的对比度等显示效果。同时，第二晶体管T2、第三晶体管T3、第五晶体管T5和第六晶体管T6被各自接入的高电平信号截止。
在数据写入和补偿阶段P2，第一栅线GLn提供扫描信号Gn-1，数据线DAT提供数据信号Data，第二晶体管T2以及第三晶体管T3导通。同时，第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7被各自接入的高电平信号截止。数据信号Data经过第二晶体管T2、第一晶体管T1和第三晶体管T3后对第一节点N1进行充电(即对存储电容Cst充电)，也就是说第一节点N1的电位逐渐增大。容易理解，由于第二晶体管T2开启，第二节点N2的电位保持为Vdata，同时根据第一晶体管T1的自身特性，当第一节点N1的电位增大到Vdata+Vth时，第一晶体管T1截止，充电过程结束。需要说明的是，Vdata表示数据信号Data的电压值，Vth表示第一晶体管T1的阈值电压，由于在本实施例中，第一晶体管T1是以P型晶体管为例就行说明的，所以此处阈值电压Vth可以是负值。
经过数据写入和补偿阶段P2后，第一节点N1和第三节点N3的电位均为Vdata+Vth，也就是说将带有数据信号Data和阈值电压Vth的电压信息被存储在存储电容Cst中，以用于后续在发光阶段时，提供灰度显示数据和对第一晶体管T1自身的阈值电压进行补偿。
在发光阶段P3，发光控制线提供发光控制信号EM，第五晶体管T5和第六晶体管T6被发光控制信号EM的低电平导通。第二晶体管T2、第三晶体管T3、第四晶体管T4和第七晶体管T7被各自接入的高电平而截止。同时，第一节点N1的电位Vdata+Vth，第二节点N2的电位为VDD，所以在此阶段第一晶体管T1也保持导通。发光元件180的阳极和阴极分别接入了第一电源线VDD提供的第一电源电压(高电压)和第二电压VSS(低电压)，从而，发光元件180在流经第一晶体管T1的驱动电流的作用下发光。
例如，在另一些实施例中，如图4B所示，该实施例与图4A所示的实施例具有以下区别。数据线1(DATA)位于第一连接结构CP1结构的靠近衬底基板210的一侧。例如，在本实施例中，图3F中所示的数据线1(DATA)以及第七连接结构CP7位于第三导电层，图3E所示的第一连接结构CP1和第一子走线21位于第四导电层，第四导电层位于第三导电层的远离衬底基板210的一侧。当然，在其他实施中，也可以使第一子走线21与数据线1(DATA)设置于同一层，根据之前的描述，使第一子走线21与数据线1(DATA)设置于不同的层更加利于避免两者之间的信号串扰。第三绝缘层160位于第三导电层和第四导电层之间，即位于存储电容Cst的第二极板CE2与数据线1(DATA)之间；第四绝缘层113位于第三导电层和第四导电层之间，即位于数据线1(DATA)与第一连接结构CP1之间。例如，其他层的结构与图4A所示得到实施例中的相同。数据线1(DATA)通过贯穿第一绝缘层151、第二绝缘层152和第三绝缘层且暴露部分半导体层的过孔与半导体层电连接。第一连接结构CP1通过贯穿第二绝缘层152、第三绝缘层160和第四绝缘层113且暴露部分存储电容Cst的第一极板CE1的过孔与存储电容Cst的第一极板CE1连接。图4B所示的实施例也可达到相同或相似的技术效果。对于其他的特征，可参考对于图4A所示的实施例的描述，对于一些具体结构，为了实现更合理的连接，在图4A所示的实施的基础上，本领域技术人员可根据需要的适应性调整，本公开实施例不作限定，只要数据线1(DATA)位于第一连接结构CP1结构的靠近衬底基板210的一侧即可。
图6为沿图1中的阵列基板子像素中的局部的一种截面示意图，如图6所示，以阵列基板100的显示区的每个子像素1030的像素电路包括的发光控制晶体管(例如图2中的第六晶体管T6，例如为薄膜晶体管(TFT))、发光器件180和存储电容Cst。发光控制晶体管包括有源层120、栅极121和源漏极122/123；存储电容Cst包括第一极板CE1和第二电容极板CE2。发光器件180包括阴极183、阳极181以及阴极183和阳极181之间的发光层182，阳极181与薄膜晶体管TFT的漏极123通过转接电极171电连接，转接电极171位于第四导电层。阵列基板100还包括第五绝缘层114，第五绝缘层114位于第四导电层和阳极181之间，且覆盖第四导电层。转接电极171通过穿过第五绝缘层114的过孔与漏极123电连接。例如，该发光器件例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)，相应地，发光层182为有机发光层或量子点发光层。例如，第五绝缘层114为平坦层，以便于在其上方设置显示器件180。例如第五绝缘层114由氧化硅、氮化硅或者氮氧化硅等材料形成。其他绝缘层的材料可参考第五绝缘层114的材料，本公开对各个绝缘层的材料不作限定。
例如，如图6所示，阵列基板100还包括封装层190，封装层190密封显示区域101。封装层190包括多个封装子层191/192/193。当然，封装层190不限于3层，还可以为2层，或者4层、5层或者更多层。例如，第一封装层291与封装层190中的第一封装子层191同层设置，第二封装层292与封装层190中的第二封装子层192同层设置，第三封装层293与封装层190中的第三封装子层193同层设置，例如，第一封装层291和第三封装层293均可以包括无机封装材料，例如包括氧化硅、氮化硅或者氮氧化硅等，第二封装层292可以包括有机材料，例如包括树脂材料等。多层封装结构可以达到更好的封装效果，以防止水汽或氧气等杂质渗入显示区域101内。
在一些实施例中，如图6所示，阵列基板100还包括位于衬底基板210上的缓冲层111，缓冲层111作为过渡层，可以防止衬底基板210中的有害物质侵入阵列基板20的内部，又可以增加阵列基板100中的膜层在衬底基板210上的附着力。例如，缓冲层111的材料可以包括氧化硅、氮化硅、氮氧化硅等绝缘材料形成的单层或多层结构。
例如本公开实施例提供的阵列基板为有机发光二极管(OLED)阵列基板。例如，本公开实施例提供的阵列基板为用于显示的显示基板，例如为有机发光二极管(OLED)显示基板。
例如，本公开至少一实施例还提供一种显示面板，该显示面板包括本公开实施例提供的任意一种阵列基板。图7为本公开一实施例提供的一种显示面板的示意图。如图7所示，本公开至少一实施例提供的显示面板1000包括本公开实施例提供的任意一种阵列基板100。显示面板1000的其他结构可根据具体需要采用本领域常规技术进行设计，本公开对此不作限定。
例如，本公开至少一实施例还提供一种显示装置，该显示装置包括本公开实施例提供的任意一种显示面板。
例如该显示装置可以是有机发光二极管(OLED)显示装置。例如可以为手机、平板电脑、显示器、笔记本电脑、ATM机等产品。显示装置的其他结构可根据具体需要采用本领域常规技术进行设计。
以上所述仅是本发明的示例性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (18)

1.一种阵列基板，包括：
衬底基板，设置有呈阵列排布的多个像素，其中，所述多个像素的每个包括多个子像素，所述多个子像素的每个包括像素电路，所述像素电路包括：
发光器件、存储电容、驱动晶体管和数据写入晶体管，其中，所述驱动晶体管和所述数据写入晶体管的每个包括有源层、栅极、第一极和第二极，所述驱动晶体管配置为控制所述发光器件发光；
数据线，与所述数据写入晶体管的第一极连接且配置为给所述数据写入晶体管提供数据信号，其中，所述数据写入晶体管配置为响应于施加在所述数据写入晶体管的栅极的第一扫描信号而将所述数据信号写入所述驱动晶体管的栅极；以及
第一连接结构，与所述驱动晶体管的栅极以及所述存储电容的第一极板连接，其中，所述第一连接结构与所述数据线异层设置；
其中，所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影之间的距离小于一个所述子像素的在所述横向上的尺寸，所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影之间存在间隔或者基本不存在间隔。
2.根据权利要求1所述的阵列基板，其中，所述数据线和所述第一连接结构均沿第一方向延伸，且所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影在横向上至少部分彼此相对，所述横向平行于所述衬底基板且垂直于所述第一方向。
3.根据权利要求1所述的阵列基板，其中，所述驱动晶体管的栅极与所述存储电容的第一极板同层设置。
4.根据权利要求3所述的阵列基板，其中，所述驱动晶体管的栅极和所述存储电容的第一极板位于所述驱动晶体管的有源层的远离所述衬底基板的一侧；
所述存储电容的第二极板位于所述驱动晶体管的栅极和所述存储电容的第一极板的远离所述有源层的一侧。
5.根据权利要求3所述的阵列基板，其中，所述数据线位于所述第一连接结构的远离所述衬底基板的一侧。
6.根据权利要求5所述的阵列基板，还包括：
半导体层，包括所述驱动晶体管的有源层；
第一绝缘层，位于所述有源层，与所述驱动晶体管的栅极和所述存储电容的第一极板之间；
第二绝缘层，位于所述存储电容的第一极板与所述存储电容的第二极板之间；
第三绝缘层，位于所述存储电容的第二极板与所述第一连接结构之间；
第四绝缘层，位于所述第一连接结构与所述数据线之间；
第一过孔，贯穿所述第一绝缘层、所述第二绝缘层、所述第三绝缘层和所述第四绝缘层且暴露部分所述半导体层，其中，所述数据线通过所述第一过孔与所述半导体层电连接；以及
第二过孔，贯穿所述第二绝缘层和所述第三绝缘层且暴露部分所述存储电容的第一极板，其中，所述第一连接结构通过所述第二过孔与所述存储电容的第一极板连接。
7.根据权利要求6所述的阵列基板，其中，所述第四绝缘层的在垂直于所述衬底基板的方向上的厚度大于所述第一绝缘层的在垂直于所述衬底基板的方向上的厚度、所述第二绝缘层的在垂直于所述衬底基板的方向上的厚度、所述第三绝缘层的在垂直于所述衬底基板的方向上的厚度和所述第四绝缘层的在垂直于所述衬底基板的方向上的厚度三者中的至少之一。
8.根据权利要求5所述的阵列基板，还包括：
第一电源线，连接第一电压端以及所述存储电容的第二极板，且配置为给所述发光控制晶体管提供第一电压，其中，所述第一电源线包括沿所述第一方向延伸的第一子走线和沿第二方向延伸的第二子走线，所述第一方向与所述第二方向相交，所述第一子走线与所述第二子走线电连接。
9.根据权利要求8所述的阵列基板，其中，
所述第一子走线与所述第一连接结构同层设置，与所述数据线异层设置；
所述第二子走线与所述存储电容的第二极板同层设置。
10.根据权利要求9所述的阵列基板，其中，在一个所述子像素中，在所述横向上，所述第一连接结构位于所述第一子走线与所述数据线之间。
11.根据权利要求8所述的阵列基板，所述第一连接结构在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不重叠，所述第一走线在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影上不重叠。
12.根据权利要求8所述的阵列基板，还包括：
第三过孔，其中，所述第一子走线通过所述第三过孔与所述第二子走线电连接。
13.根据权利要求1-12任一所述的阵列基板，其中，所述数据线和所述第一连接结构的材料均为金属材料。
14.根据权利要求2-12任一所述的阵列基板，还包括复位信号线，其中，所述多个子像素包括第一子像素和与所述第一子像素相邻的第二子像素，并且，所述像素电路还包括：
复位晶体管，配置为给所述子像素提供复位信号，包括有源层、栅极、第一电极和第二电极，其中，所述复位晶体管的有源层包括沟道区和电极区；以及
第二连接结构，沿所述第一方向延伸，包括在所述第一方向上彼此相对的第一端和第二端，其中，所述第二子像素的像素电路的第二连接结构在所述横向上位于所述第一子像素的像素电路的所述复位晶体管的有源层的沟道区的靠近所述第一子像素的像素电路的所述数据线的一侧，其中，所述第二子像素的像素电路的第二连接结构的第一端与所述复位信号线电连接，所述第二连接结构的第二端与所述第二子像素的像素电路的所述复位晶体管的有源层的电极区电连接。
15.根据权利要求14所述的阵列基板，其中，所述第二子像素的像素电路的所述复位晶体管的有源层的电极区从所述第一子像素沿所述横向延伸到所述第二子像素中，且所述第二子像素的像素电路的所述复位晶体管的有源层的电极区在所述衬底基板上的正投影与属于所述第一子像素的像素电路的所述数据线在所述衬底基板上的正投影至少部分重叠。
16.根据权利要求14所述的阵列基板，其中，所述第二连接结构与所述第一连接结构同层设置。
17.一种显示面板，包括权利要求1-16任一所述的阵列基板。
18.一种显示装置，包括权利要求17所述的显示面板。
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