CN114124305A - 一种计算、查表相结合的分段交织装置 - Google Patents

一种计算、查表相结合的分段交织装置 Download PDF

Info

Publication number
CN114124305A
CN114124305A CN202111410804.5A CN202111410804A CN114124305A CN 114124305 A CN114124305 A CN 114124305A CN 202111410804 A CN202111410804 A CN 202111410804A CN 114124305 A CN114124305 A CN 114124305A
Authority
CN
China
Prior art keywords
interleaving
module
address
read address
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111410804.5A
Other languages
English (en)
Inventor
李文龙
杨宗晗
郭永林
王立民
李利军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 54 Research Institute
Original Assignee
CETC 54 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 54 Research Institute filed Critical CETC 54 Research Institute
Priority to CN202111410804.5A priority Critical patent/CN114124305A/zh
Publication of CN114124305A publication Critical patent/CN114124305A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0015—Systems modifying transmission characteristics according to link quality, e.g. power backoff characterised by the adaptation strategy
    • H04L1/0016—Systems modifying transmission characteristics according to link quality, e.g. power backoff characterised by the adaptation strategy involving special memory structures, e.g. look-up tables
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/1851—Systems using a satellite or space-based relay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/18521—Systems of inter linked satellites, i.e. inter satellite service
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Astronomy & Astrophysics (AREA)
  • Aviation & Aerospace Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Radio Relay Systems (AREA)

Abstract

本发明公开了一种计算、查表相结合的分段交织装置，属于数字信号处理技术领域。本发明由数据写地址控制模块、数据读地址分段查表模块、交织地址分段计算模块、交织数据缓存模块组成。本发明具有支持交织深度大、支持低时钟域处理、节省查表存储资源等特点。本发明通过将计算和查表相结合实现分段交织，降低计算时钟，节省查表占用存储资源，可广泛用于星地、星间抗干扰通信设备。

Description

一种计算、查表相结合的分段交织装置
技术领域
本发明属于数字信号处理技术领域，特别是指一种计算、查表相结合的分段交织装置。
背景技术
在抗干扰通信领域，需要通过增加交织深度增大抗干扰能力。若通过直接查表法来实现交织，会占用大量的存储资源，若采用直接计算法，在交织深度比较大的情况下需要较高的处理时钟且计算地址不能连续输出。
发明内容
本发明的目的在于避免上述背景技术中的不足之处而提供一种计算、查表相结合的分段交织装置。本发明具有占用存储资源小、支持低计算时钟、能够连续输出交织地址、应用场景广泛等特点，适用于星地、星间抗干扰通信设备。
本发明的目的是这样实现的：
一种计算、查表相结合的分段交织装置，包括数据写地址控制模块1、数据读地址分段查表模块2、交织数据缓存模块4，还包括交织读地址分段计算模块3；
数据写地址控制模块1按顺序生成数据写地址，将数据写地址传输给交织数据缓存模块4；
数据读地址分段查表模块2根据需求按顺序分段生成交织数据查表地址，将查表地址发送给交织读地址分段计算模块3；
交织读地址分段计算模块3对交织读地址进行分段计算、存储，并根据数据读地址分段查表模块2发送的查表地址进行查表生成交织数据缓存读地址，并将交织数据缓存读地址传输给交织数据缓存模块4；
交织数据缓存模块4根据数据写地址控制模块1发送的数据写地址将输入数据按顺序写入缓存，根据交织读地址分段计算模块3发送的交织数据缓存读地址读取缓存中数据，将数据输出。
进一步的，所述交织读地址分段计算模块3由分段初相存储表模块3-1、第一路交织读地址分段计算模块3-2、交织读地址缓存A 模块3-3、第二路交织读地址分段计算模块3-4、交织读地址缓存B 模块3-5和交织读地址控制模块3-6组成；
分段初相存储表模块3-1将Matlab计算生成的每段交织地址计算初相存储在ROM表中，根据需要读取ROM表中的初相，并将初相传输给第一路交织读地址分段计算模块3-2和第二路交织读地址分段计算模块3-4；
第一路交织读地址分段计算模块3-2从分段初相存储表模块3-1发送的初相开始计算当前段的前一半交织地址，并将前一半交织地址发送给交织读地址缓存A模块3-3；
第二路交织读地址分段计算模块3-4从分段初相存储表模块3-1发送的初相开始计算当前段的后一半交织地址，并将后一半交织地址发送给交织读地址缓存B模块3-5；
交织读地址缓存A模块3-3对前一半交织地址进行缓存，并根据数据读地址分段查表模块2发送的查表地址读取缓存，将缓存输出的交织地址A发送给交织读地址控制模块3-6；
交织读地址缓存B模块3-5对前一半交织地址进行缓存，并根据数据读地址分段查表模块2发送的查表地址读取缓存，将缓存输出的交织地址B发送给交织读地址控制模块3-6；
交织读地址控制模块3-6根据数据读地址分段查表模块2发送的查表地址将交织读地址缓存A模块3-3发送的交织地址A和交织读地址缓存B模块3-5发送的交织地址B合路生成交织缓存读地址，将交织缓存读地址输出至交织数据缓存模块4。
本发明相比背景技术具有如下优点：
1．本发明可通过计算和查表相结合实现交织，支持交织深度比较大的情况。
2．本发明可通过分段交织降低查表占用存储资源。
3. 本发明通过两路并行计算降低交织计算处理时钟，通过分段计算和缓存保证能够输出连续的交织地址。
总之，本发明具有占用存储资源小、支持低计算时钟、能够连续输出交织地址、应用场景广泛等特点。特别适用于星地、星间抗干扰通信设备。
附图说明
图1是本发明实施例装置的电原理图。
图2是图1中交织读地址分段计算模块的电原理图。
具体实施方式
参照图1，一种计算、查表相结合的分段交织装置，其包括数据写地址控制模块1、数据读地址分段查表模块2、交织读地址分段计算模块3、交织数据缓存模块4。图1是该装置的电原理图，实施例按照图1连接线路。
该装置中，数据写地址控制模块1的作用是按顺序生成数据写地址，将数据写地址传输给交织数据缓存模块4；数据读地址分段查表模块2的作用是根据需求按顺序分段生成交织数据查表地址，将查表地址发送给交织读地址分段计算模块3；交织读地址分段计算模块3的作用是对交织读地址进行分段计算、存储，并根据数据读地址分段查表模块2发送的查表地址进行查表生成交织数据缓存读地址，并将交织数据缓存读地址传输给交织数据缓存模块4；交织数据缓存模块4的作用是根据数据写地址控制模块1发送的数据写地址将输入数据按顺序写入缓存，根据交织读地址分段计算模块3发送的交织数据缓存读地址读取缓存中数据，将数据输出。
参照图2，所述交织读地址分段计算模块3由分段初相存储表模块3-1、第一路交织读地址分段计算模块3-2、交织读地址缓存A 模块3-3、第二路交织读地址分段计算模块3-4、交织读地址缓存B模块3-5和交织读地址控制模块3-6组成，实施例按照图2连接线路。
分段初相存储表模块3-1的作用是将Matlab计算生成的每段交织地址计算初相存储在ROM表中，根据需要读取ROM表中的初相，并将初相传输给第一路交织读地址分段计算模块3-2和第二路交织读地址分段计算模块3-4；第一路交织读地址分段计算模块3-2的作用是从分段初相存储表模块3-1发送的初相开始计算当前段的前一半交织地址，并将前一半交织地址发送给交织读地址缓存A模块 3-3；第二路交织读地址分段计算模块3-4的作用是从分段初相存储表模块3-1发送的初相开始计算当前段的后一半交织地址，并将后一半交织地址发送给交织读地址缓存B模块 3-5；交织读地址缓存A模块 3-3的作用是对前一半交织地址进行缓存，并根据数据读地址分段查表模块2发送的查表地址读取缓存，将缓存输出的交织地址A发送给交织读地址控制模块3-6；交织读地址缓存B模块 3-5的作用是对前一半交织地址进行缓存，并根据数据读地址分段查表模块2发送的查表地址读取缓存，将缓存输出的交织地址B发送给交织读地址控制模块3-6；交织读地址控制模块3-6的作用是根据数据读地址分段查表模块2发送的查表地址将交织读地址缓存A 模块3-3发送的交织地址A和交织读地址缓存B 模块3-5发送的交织地址B合路生成交织缓存读地址，将交织缓存读地址输出至交织数据缓存模块4。
本装置简要工作原理如下：
数据写地址控制模块1按顺序生成数据写地址，将数据写地址传输给交织数据缓存模块4；数据读地址分段查表模块2根据需求按顺序分段生成交织数据查表地址，将查表地址发送给交织读地址分段计算模块3；交织读地址分段计算模块3对交织读地址进行分段计算、存储，并根据数据读地址分段查表模块2发送的查表地址进行查表生成交织数据缓存读地址，并将交织数据缓存读地址传输给交织数据缓存模块4；交织数据缓存模块4根据数据写地址控制模块1发送的数据写地址将输入数据按顺序写入缓存，根据交织读地址分段计算模块3发送的交织数据缓存读地址读取缓存中数据，将数据输出。
总之，本发明具有支持交织深度大、支持低时钟域处理、节省查表存储资源等特点。本发明通过将计算和查表相结合，实现分段交织，解决现有直接查表法占用存储资源大的问题，以及直接计算法需要高处理时钟且计算地址不能连续输出的问题。本发明可降低查表占用存储资源，降低计算处理时钟，节省查表占用存储资源，可广泛用于星地、星间抗干扰通信设备。

Claims (2)

1.一种计算、查表相结合的分段交织装置，包括数据写地址控制模块（1）、数据读地址分段查表模块（2）、交织数据缓存模块（4），其特征在于，还包括交织读地址分段计算模块（3）；
数据写地址控制模块（1）按顺序生成数据写地址，将数据写地址传输给交织数据缓存模块（4）；
数据读地址分段查表模块（2）根据需求按顺序分段生成交织数据查表地址，将查表地址发送给交织读地址分段计算模块（3）；
交织读地址分段计算模块（3）对交织读地址进行分段计算、存储，并根据数据读地址分段查表模块（2）发送的查表地址进行查表生成交织数据缓存读地址，并将交织数据缓存读地址传输给交织数据缓存模块（4）；
交织数据缓存模块（4）根据数据写地址控制模块（1）发送的数据写地址将输入数据按顺序写入缓存，根据交织读地址分段计算模块（3）发送的交织数据缓存读地址读取缓存中数据，将数据输出。
2.根据权利要求1所述的一种计算、查表相结合的分段交织装置，其特征在于，所述交织读地址分段计算模块（3）由分段初相存储表模块（3-1）、第一路交织读地址分段计算模块（3-2）、交织读地址缓存A 模块（3-3）、第二路交织读地址分段计算模块（3-4）、交织读地址缓存B 模块（3-5）和交织读地址控制模块（3-6）组成；
分段初相存储表模块（3-1）将Matlab计算生成的每段交织地址计算初相存储在ROM表中，根据需要读取ROM表中的初相，并将初相传输给第一路交织读地址分段计算模块（3-2）和第二路交织读地址分段计算模块（3-4）；
第一路交织读地址分段计算模块（3-2）从分段初相存储表模块（3-1）发送的初相开始计算当前段的前一半交织地址，并将前一半交织地址发送给交织读地址缓存A模块（3-3）；
第二路交织读地址分段计算模块（3-4）从分段初相存储表模块（3-1）发送的初相开始计算当前段的后一半交织地址，并将后一半交织地址发送给交织读地址缓存B模块（3-5）；
交织读地址缓存A模块（3-3）对前一半交织地址进行缓存，并根据数据读地址分段查表模块（2）发送的查表地址读取缓存，将缓存输出的交织地址A发送给交织读地址控制模块（3-6）；
交织读地址缓存B模块（3-5）对前一半交织地址进行缓存，并根据数据读地址分段查表模块（2）发送的查表地址读取缓存，将缓存输出的交织地址B发送给交织读地址控制模块（3-6）；
交织读地址控制模块（3-6）根据数据读地址分段查表模块（2）发送的查表地址将交织读地址缓存A模块（3-3）发送的交织地址A和交织读地址缓存B模块（3-5）发送的交织地址B合路生成交织缓存读地址，将交织缓存读地址输出至交织数据缓存模块（4）。
CN202111410804.5A 2021-11-25 2021-11-25 一种计算、查表相结合的分段交织装置 Pending CN114124305A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111410804.5A CN114124305A (zh) 2021-11-25 2021-11-25 一种计算、查表相结合的分段交织装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111410804.5A CN114124305A (zh) 2021-11-25 2021-11-25 一种计算、查表相结合的分段交织装置

Publications (1)

Publication Number Publication Date
CN114124305A true CN114124305A (zh) 2022-03-01

Family

ID=80372766

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111410804.5A Pending CN114124305A (zh) 2021-11-25 2021-11-25 一种计算、查表相结合的分段交织装置

Country Status (1)

Country Link
CN (1) CN114124305A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020083248A1 (en) * 2000-12-27 2002-06-27 Matsushita Electric Industrial Co., Ltd. Interleave circuit, de-interleave circuit and xDSL modem
CN1427573A (zh) * 2001-12-19 2003-07-02 深圳市中兴通讯股份有限公司上海第二研究所 卷积交织器及其数据读写方法
US20030221084A1 (en) * 2002-05-24 2003-11-27 Zhou Gongyu Grace Interleaver address generator and method of generating an interleaver address
CN1983825A (zh) * 2006-04-11 2007-06-20 华为技术有限公司 交织编解码的装置和方法
CN101079641A (zh) * 1999-04-06 2007-11-28 三星电子株式会社 二维交织设备及方法
CN101237240A (zh) * 2008-02-26 2008-08-06 北京海尔集成电路设计有限公司 一种利用外部存储器实现卷积交织/解交织的方法及设备
CN101783719A (zh) * 2010-03-18 2010-07-21 华为技术有限公司 一种速率匹配和解速率匹配方法、装置和通信系统
CN103780341A (zh) * 2013-12-31 2014-05-07 上海无线通信研究中心 基于并行编码与并行交织的无线通信传输方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101079641A (zh) * 1999-04-06 2007-11-28 三星电子株式会社 二维交织设备及方法
US20020083248A1 (en) * 2000-12-27 2002-06-27 Matsushita Electric Industrial Co., Ltd. Interleave circuit, de-interleave circuit and xDSL modem
CN1427573A (zh) * 2001-12-19 2003-07-02 深圳市中兴通讯股份有限公司上海第二研究所 卷积交织器及其数据读写方法
US20030221084A1 (en) * 2002-05-24 2003-11-27 Zhou Gongyu Grace Interleaver address generator and method of generating an interleaver address
CN1983825A (zh) * 2006-04-11 2007-06-20 华为技术有限公司 交织编解码的装置和方法
CN101237240A (zh) * 2008-02-26 2008-08-06 北京海尔集成电路设计有限公司 一种利用外部存储器实现卷积交织/解交织的方法及设备
CN101783719A (zh) * 2010-03-18 2010-07-21 华为技术有限公司 一种速率匹配和解速率匹配方法、装置和通信系统
CN103780341A (zh) * 2013-12-31 2014-05-07 上海无线通信研究中心 基于并行编码与并行交织的无线通信传输方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
范寒柏等: "数据通信中交织与解交织的FPGA实现", 华北电力大学学报, 30 June 2002 (2002-06-30) *
蔡剑等: "一种用CPLD实现的短帧交织器设计", 现代电子技术, 15 February 2007 (2007-02-15) *
陈浩: "Turbo编译码器兼容性研究及FPGA实现", 中国优秀硕士学位论文全文数据库信息科技辑, 15 April 2018 (2018-04-15) *

Similar Documents

Publication Publication Date Title
CN100334564C (zh) 具有内部行高速缓存的内存集线器及访问方法
CN102946529B (zh) 基于fpga和多核dsp的图像传输及处理系统
CN105744202B9 (zh) 一种v-by-one信号处理方法及装置
JP2008529132A (ja) バンクメモリを動的に管理する方法及び装置
JP2016503526A (ja) データ処理方法及び装置
CN114124305A (zh) 一种计算、查表相结合的分段交织装置
CN100517498C (zh) 一种无读取延迟的先进先出存储器
US9195596B2 (en) Mapping of valid and dirty flags in a caching system
CN105955901A (zh) 一种增强型大容量高速数据交换的设计方法
CN102169425A (zh) 一种具有四种工作模式的fifo缓存电路
CN107608654B (zh) 多路异步信息的传输控制装置及方法
CN102547184A (zh) 一种视频动态标识信息的显示方法及系统
CN205157788U (zh) 单频gnss信号窄带干扰抑制装置及多频gnss信号窄带干扰抑制系统
CN113595587B (zh) 一种用于变换域干扰抑制的自适应幅度恢复系统
CN111694767B (zh) 累加缓存装置
CN106547652B (zh) 一种采用动态存储器的数字ate实现失效转移的装置及其失效转移方法
CN110992239B (zh) 一种基于单片ddr3芯片的图像时域滤波与显示的方法
CN107293318B (zh) 一种可配位宽的嵌入式存储器
KR100815618B1 (ko) 이동통신 단말기에서 외부저장매체의 동영상 파일 재생장치및 방법
CN114138693A (zh) 一种基于sram的等效双端口ram装置
CN111585918B (zh) 一种应用于存储转发机制交换机的存储转发装置和方法
CN116662246B (zh) 跨时钟域的数据读取电路及电子装置
US8639892B1 (en) Selectively inhibit page usage bit updates
CN209486665U (zh) 一种硬盘接口信号转接装置
CN117667767A (zh) 硬件实现大规模高效rdma虚拟地址到物理地址转换的结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination