CN209486665U - 一种硬盘接口信号转接装置 - Google Patents

Abstract

本实用新型属于电子技术领域，公开了一种硬盘接口信号转接装置，通过多个硬盘接收多组第一数据增强信号和多组时钟缓冲信号，并发送多组第二数据信号；控制模块接收多组第二数据增强信号，并发送多组第一数据信号和原始时钟信号；缓冲模块根据原始时钟信号生成同步时钟信号和多组时钟缓冲信号；增强模块根据同步时钟信号和多组第一数据信号生成多组第一数据增强信号，根据同步时钟信号和多组第二数据信号生成多组第二数据增强信号；实现PCIe信号长距离无衰减的传输，提高了PCIe信号长距离传输的信号完整性。

Description

一种硬盘接口信号转接装置

技术领域

本实用新型属于电子技术领域，尤其涉及一种硬盘接口信号转接装置。

背景技术

NVME(Non-Volatile Memory express，非易失性内存主机控制器接口规范)硬盘接口是目前高性能PCIE SSD的主流接口，目前intelpurley平台上正广泛使用。但在NVME接口设计时，PCIE设计规范上对于PCIE走线长度是有设计要求的。某些服务器上PCIE走线长度超出设计规范要求会造成信号的衰减，从而去引起一系列信号完整性的问题。

故传统的硬盘接口信号转接装置存在PCIE走线长度超出设计规范要求时导致信号的衰减和信号完整性的缺陷。

实用新型内容

本实用新型提供了一种硬盘接口信号转接装置，旨在解决传统的硬盘接口信号转接装置存在PCIE走线长度超出设计规范要求时导致信号的衰减和信号完整性的问题。

本实用新型是这样实现的，一种硬盘接口信号转接装置，所述硬盘接口信号转接装置包括控制模块、转接电路以及多个硬盘；

其中，所述转接电路包括：

与所述控制模块和多个所述硬盘连接，用于根据原始时钟信号生成同步时钟信号和多组时钟缓冲信号的缓冲模块；

与所述缓冲模块、所述控制模块和多个所述硬盘连接，用于根据所述同步时钟信号和多组第一数据信号生成多组第一数据增强信号，根据所述同步时钟信号和多组第二数据信号生成多组第二数据增强信号的增强模块；

其中，多个所述硬盘用于接收多组所述第一数据增强信号和多组所述时钟缓冲信号，并发送多组所述第二数据信号；

所述控制模块用于接收多组所述第二数据增强信号，并发送多组所述第一数据信号和所述原始时钟信号。

在其中一个实施例中，所述缓冲模块包括PCIe缓冲器、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻、第十七电阻、第十八电阻、第十九电阻、第二十电阻、第二十一电阻以及第二十二电阻；

所述PCIe缓冲器的PLL电源端和所述PCIe缓冲器的差分输入信号电源端共接于第一电源，所述PCIe缓冲器的电源端、所述PCIe缓冲器的数字电源端以及所述PCIe缓冲器的差分输出信号电源端共接于第二电源，所述PCIe缓冲器的正相时钟信号输入端与所述第十五电阻的第一端连接，所述PCIe缓冲器的负相时钟信号输入端与所述第十六电阻的第一端连接，所述第十五电阻的第二端和所述第十六电阻的第二端共同构成所述缓冲模块的原始时钟信号输入端，所述PCIe缓冲器的模式设置端与所述第十七电阻的第一端和所述第十八电阻的第一端连接，所述PCIe缓冲器的三电平锁存端与所述第十九电阻的第一端和所述第二十电阻的第一端连接，所述PCIe缓冲器的带宽三电平选择端与所述第二十一电阻的第一端和所述第二十二电阻的第一端连接，所述第十七电阻的第二端、所述第十九电阻的第二端以及所述第二十一电阻的第二端共接于第三电源；

所述PCIe缓冲器的第一正相时钟信号输出端与所述第一电阻的第一端连接，所述PCIe缓冲器的第一负相时钟信号输出端与所述第二电阻的第一端连接，所述第一电阻的第二端和所述第二电阻的第二端共同构成所述缓冲模块的同步时钟信号输出端；

所述PCIe缓冲器的第二正相时钟信号输出端与所述第三电阻的第一端连接，所述PCIe缓冲器的第二负相时钟信号输出端与所述第四电阻的第一端连接，所述第三电阻的第二端和所述第四电阻的第二端共同构成所述缓冲模块的第一时钟缓冲信号输出端；

所述PCIe缓冲器的第三正相时钟信号输出端与所述第五电阻的第一端连接，所述PCIe缓冲器的第三负相时钟信号输出端与所述第六电阻的第一端连接，所述第五电阻的第二端和所述第六电阻的第二端共同构成所述缓冲模块的第二时钟缓冲信号输出端；

所述PCIe缓冲器的第四正相时钟信号输出端与所述第七电阻的第一端连接，所述PCIe缓冲器的第四负相时钟信号输出端与所述第八电阻的第一端连接，所述第七电阻的第二端和所述第八电阻的第二端共同构成所述缓冲模块的第三时钟缓冲信号输出端；

所述PCIe缓冲器的第五正相时钟信号输出端与所述第九电阻的第一端连接，所述PCIe缓冲器的第五负相时钟信号输出端与所述第十电阻的第一端连接，所述第九电阻的第二端和所述第十电阻的第二端共同构成所述缓冲模块的第四时钟缓冲信号输出端；

所述PCIe缓冲器的第一差分时钟输出信号使能端与所述第十一电阻的第一端连接，所述第十一电阻的第二端为所述缓冲模块的第一控制端，所述PCIe缓冲器的第二差分时钟输出信号使能端与所述第十二电阻的第一端连接，所述第十二电阻的第二端为所述缓冲模块的第二控制端，所述PCIe缓冲器的第三差分时钟输出信号使能端与所述第十三电阻的第一端连接，所述第十三电阻的第二端为所述缓冲模块的第三控制端，所述PCIe缓冲器的第四差分时钟输出信号使能端与所述第十四电阻的第一端连接，所述第十四电阻的第二端为所述缓冲模块的第四控制端；

所述第十八电阻的第二端、所述第二十电阻的第二端、所述第二十一电阻的第二端、所述第二十二电阻的第二端以及所述PCIe缓冲器的接地端共接于电源地。

在其中一个实施例中，所述增强模块包括PCIe信号重定时器；

所述PCIe信号重定时器包括多组第一数据信号输入端、多组第一数据增强信号输出端、多组第二数据信号输入端以及多组第二数据增强信号输出端；

其中，每组第一数据信号输入端包括所述PCIe信号重定时器的四对差分输入端；

每组第二数据信号输入端包括所述PCIe信号重定时器的四对差分输入端；

每组第一数据增强信号输出端包括所述PCIe信号重定时器的四对差分输出端；

每组第二数据增强信号输出端包括所述PCIe信号重定时器的四对差分输出端。

在其中一个实施例中，所述增强模块还包括第一电容、第二电容、第二十三电阻、第二十四电阻、第二十五电阻、第二十六电阻、第二十七电阻、第二十八电阻、第二十九电阻、第三十电阻、第三十一电阻、第三十二电阻、第三十三电阻、第三十四电阻、第三十五电阻、第三十六电阻、第三十七电阻、第三十八电阻、第三十九电阻、第四十电阻、第四十一电阻、第四十二电阻、第四十三电阻、第四十四电阻、第四十五电阻以及第四十六电阻；

所述PCIe信号重定时器的从设备时钟端与所述第二十三电阻的第一端连接，所述PCIe信号重定时器的从设备数据端与所述第二十四电阻的第一端连接，所述第二十三电阻的第二端、所述第二十四电阻的第二端、所述第二十五电阻的第一端、所述第二十六电阻的第一端共同构成所述增强模块的从设备数据端，所述第一电容的第一端、所述第二十五电阻的第二端以及所述第二十六电阻的第二端共接于第四电源；

所述PCIe信号重定时器的第一从设备地址端、所述PCIe信号重定时器的第二从设备地址端、所述PCIe信号重定时器的第三从设备地址端、所述PCIe信号重定时器的第四从设备地址端、所述第二十七电阻的第一端、所述第二十八电阻的第一端、所述第二十九电阻的第一端、所述第三十电阻的第一端、所述第三十一电阻的第一端、所述第三十二电阻的第一端、所述第三十三电阻的第一端以及所述第三十四电阻的第一端共同构成所述增强模块的从设备地址端，所述第二十七电阻的第二端、所述第二十九电阻的第二端、所述第三十一电阻的第二端以及所述第三十三电阻的第二端共接于第五电源，

所述PCIe信号重定时器的主设备时钟端与所述第三十五电阻的第一端连接，所述PCIe信号重定时器的主设备数据端与所述第三十六电阻的第一端连接，所述第三十五电阻的第二端、所述第三十六电阻的第二端、所述第三十七电阻的第一端、所述第三十八电阻的第一端共同构成所述增强模块的主设备数据端，所述第二电容的第一端、所述第三十七电阻的第二端以及所述第三十八电阻的第二端共接于所述第四电源；

所述PCIe信号重定时器的第一主设备地址端、所述PCIe信号重定时器的第二主设备地址端、所述PCIe信号重定时器的第三主设备地址端、所述PCIe信号重定时器的第四主设备地址端、所述第三十九电阻的第一端、所述第四十电阻的第一端、所述第四十一电阻的第一端、所述第四十二电阻的第一端、所述第四十三电阻的第一端、所述第四十四电阻的第一端、所述第四十五电阻的第一端以及所述第四十六电阻的第一端共同构成所述增强模块的主设备地址端，所述第四十电阻的第二端、所述第四十二电阻的第二端、所述第四十四电阻的第二端以及所述第四十六电阻的第二端共接于所述第五电源；

所述PCIe信号重定时器的正相全局参考时钟端和所述PCIe信号重定时器的负相全局参考时钟端共同构成所述增强模块的同步时钟信号输入端；

所述第一电容的第二端、所述第二电容的第二端、所述第二十八电阻的第二端、所述第三十电阻的第二端、所述第三十二电阻的第二端、所述第三十四电阻的第二端、所述第三十九电阻的第二端、所述第四十一电阻的第二端、所述第四十三电阻的第二端以及所述第四十五电阻的第二端共接于电源地。

本实用新型实施例通过多个硬盘接收多组第一数据增强信号和多组时钟缓冲信号，并发送多组第二数据信号；控制模块接收多组第二数据增强信号，并发送多组第一数据信号和原始时钟信号；缓冲模块根据原始时钟信号生成同步时钟信号和多组时钟缓冲信号；增强模块根据同步时钟信号和多组第一数据信号生成多组第一数据增强信号，根据同步时钟信号和多组第二数据信号生成多组第二数据增强信号；，由于通过增强模块对硬盘和控制模块间传输的数据信号进行了增强，对原始时钟信号进行了缓冲，并通过同步时钟信号实现了数据增强信号与时钟缓冲信号的同步，故克服了由于PCIE走线长度超出设计规范要求时导致信号的衰减和信号完整性的的缺陷，实现PCIe信号长距离无衰减的传输，提高了PCIe信号长距离传输的信号完整性。

附图说明

为了更清楚地说明本实用新型实施例中的技术实用新型，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提供的硬盘接口信号转接装置的一种模块结构图；

图2为本实用新型实施例提供的硬盘接口信号转接装置增强模块的一部分示例电路结构图；

图3为本实用新型实施例提供的硬盘接口信号转接装置增强模块的另一部分示例电路结构图和缓冲模块的一种示例电路结构图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

图1示出了本实用新型实施例提供的硬盘接口信号转接装置的显示模组的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

上述硬盘003接口信号转接装置包括控制模块001、转接电路002以及多个硬盘003。

其中，转接电路002包括缓冲模块021和增强模块022。

缓冲模块021与控制模块001和多个硬盘003连接，用于根据原始时钟信号生成同步时钟信号和多组时钟缓冲信号；增强模块022与缓冲模块021、控制模块001和多个硬盘003连接，用于根据同步时钟信号和多组第一数据信号生成多组第一数据增强信号，根据同步时钟信号和多组第二数据信号生成多组第二数据增强信号。

其中，多个硬盘003用于接收多组第一数据增强信号和多组时钟缓冲信号，并发送多组第二数据信号；控制模块001用于接收多组第二数据增强信号，并发送多组第一数据信号和原始时钟信号。

具体实施中，增强模块022包括PCIe信号重定时器U2，PCIe信号重定时器U2包括多组第一数据信号输入端、多组第一数据增强信号输出端、多组第二数据信号输入端以及多组第二数据增强信号输出端。

每组第一数据信号输入端包括PCIe信号重定时器U2的四对差分输入端；每组第二数据信号输入端包括PCIe信号重定时器U2的四对差分输入端；每组第一数据增强信号输出端包括PCIe信号重定时器U2的四对差分输出端；每组第二数据增强信号输出端包括PCIe信号重定时器U2的四对差分输出端。

其中，图2示出了PCIe信号重定时器U2的第一组第一数据信号输入端、第一组第一数据增强信号输出端、第一组第二数据信号输入端以及第一组第二数据增强信号输出端。

PCIe信号重定时器U2的B组第一正相数据接收端B0RXP至PCIe信号重定时器U2的B组第四正相数据接收端B3RXP、以及PCIe信号重定时器U2的B组第一负相数据接收端B0RXN至PCIe信号重定时器U2的B组第四负相数据接收端B3RXN共同构成第一组第一数据信号输入端。

PCIe信号重定时器U2的B组第一正相数据发送端B0TXP至PCIe信号重定时器U2的B组第四正相数据发送端B3TXP、以及PCIe信号重定时器U2的B组第一负相数据发送端B0TXN至PCIe信号重定时器U2的B组第四负相数据发送端B3TXN共同构成第一组第一数据增强信号输出端。

PCIe信号重定时器U2的A组第一正相数据接收端A0RXP至PCIe信号重定时器U2的A组第四正相数据接收端A3RXP、以及PCIe信号重定时器U2的A组第一负相数据接收端A0RXN至PCIe信号重定时器U2的A组第四负相数据接收端A3RXN共同构成第一组第二数据信号输入端。

PCIe信号重定时器U2的A组第一正相数据发送端A0TXP至PCIe信号重定时器U2的A组第四正相数据发送端A3TXP、以及PCIe信号重定时器U2的A组第一负相数据发送端A0TXN至PCIe信号重定时器U2的A组第四负相数据发送端A3TXN共同构成第一组第二数据增强信号输出端。

如图3所示，增强模块022还包括第一电容C1、第二电容C2、第二十三电阻R23、第二十四电阻R24、第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31、第三十二电阻R32、第三十三电阻R33、第三十四电阻R34、第三十五电阻R35、第三十六电阻R36、第三十七电阻R37、第三十八电阻R38、第三十九电阻R39、第四十电阻R40、第四十一电阻R41、第四十二电阻R42、第四十三电阻R43、第四十四电阻R44、第四十五电阻R45以及第四十六电阻R46。

PCIe信号重定时器U2的从设备时钟端SI2C_SCL与第二十三电阻R23的第一端连接，PCIe信号重定时器U2的从设备数据端SI2C_SDA与第二十四电阻R24的第一端连接，第二十三电阻R23的第二端、第二十四电阻R24的第二端、第二十五电阻R25的第一端、第二十六电阻R26的第一端共同构成增强模块022的从设备数据端，第一电容C1的第一端、第二十五电阻R25的第二端以及第二十六电阻R26的第二端共接于第四电源VDD。

PCIe信号重定时器U2的第一从设备地址端SI2C_ADD1、PCIe信号重定时器U2的第二从设备地址端SI2C_ADD2、PCIe信号重定时器U2的第三从设备地址端SI2C_ADD3、PCIe信号重定时器U2的第四从设备地址端SI2C_ADD4、第二十七电阻R27的第一端、第二十八电阻R28的第一端、第二十九电阻R29的第一端、第三十电阻R30的第一端、第三十一电阻R31的第一端、第三十二电阻R32的第一端、第三十三电阻R33的第一端以及第三十四电阻R34的第一端共同构成增强模块022的从设备地址端，第二十七电阻R27的第二端、第二十九电阻R29的第二端、第三十一电阻R31的第二端以及第三十三电阻R33的第二端共接于第五电源VEE。

PCIe信号重定时器U2的主设备时钟端MI2C_SCL与第三十五电阻R35的第一端连接，PCIe信号重定时器U2的主设备数据端MI2C_SDA与第三十六电阻R36的第一端连接，第三十五电阻R35的第二端、第三十六电阻R36的第二端、第三十七电阻R37的第一端、第三十八电阻R38的第一端共同构成增强模块022的主设备数据端，第二电容C2的第一端、第三十七电阻R37的第二端以及第三十八电阻R38的第二端共接于第四电源VDD。

PCIe信号重定时器U2的第一主设备地址端MI2C_ADD1、PCIe信号重定时器U2的第二主设备地址端MI2C_ADD2、PCIe信号重定时器U2的第三主设备地址端MI2C_ADD3、PCIe信号重定时器U2的第四主设备地址端MI2C_ADD4、第三十九电阻R39的第一端、第四十电阻R40的第一端、第四十一电阻R41的第一端、第四十二电阻R42的第一端、第四十三电阻R43的第一端、第四十四电阻R44的第一端、第四十五电阻R45的第一端以及第四十六电阻R46的第一端共同构成增强模块022的主设备地址端，第四十电阻R40的第二端、第四十二电阻R42的第二端、第四十四电阻R44的第二端以及第四十六电阻R46的第二端共接于第五电源VEE。

PCIe信号重定时器U2的正相全局参考时钟端GCLKP和PCIe信号重定时器U2的负相全局参考时钟端GCLKN共同构成增强模块022的同步时钟信号输入端。

第一电容C1的第二端、第二电容C2的第二端、第二十八电阻R28的第二端、第三十电阻R30的第二端、第三十二电阻R32的第二端、第三十四电阻R34的第二端、第三十九电阻R39的第二端、第四十一电阻R41的第二端、第四十三电阻R43的第二端以及第四十五电阻R45的第二端共接于电源地。

图2为PCIe信号重定时器U2的一部分示例电路结构图，图3包含PCIe信号重定时器U2的另一部分示例电路结构图。

具体实施中，增强模块022还包括存储模块0221，存储模块0221用于存储PCIe信号重定时器U2的配置信息。增强模块022的主设备数据端和增强模块022的主设备地址端均与存储模块0221连接，增强模块022的从设备数据端和增强模块022的从设备地址端均与控制模块001连接，PCIe信号重定时器U2通过读取存储模块0221中配置信息进行配置，并将PCIe信号重定时器U2的状态信息(如配置信息和故障信息)通过增强模块022的从设备数据端和增强模块022的从设备地址端反馈至控制模块001。

如图3所示，缓冲模块021包括PCIe缓冲器U1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20、第二十一电阻R21以及第二十二电阻R22。

PCIe缓冲器U1的PLL电源端VDDA3.3和PCIe缓冲器U1的差分输入信号电源端VDDR3.3共接于第一电源VAA，PCIe缓冲器U1的电源端VDD3.3、PCIe缓冲器U1的数字电源端VDDDIG3.3以及PCIe缓冲器U1的差分输出信号电源端VDDIO共接于第二电源VBB，PCIe缓冲器U1的正相时钟信号输入端CLK_IN与第十五电阻R15的第一端连接，PCIe缓冲器U1的负相时钟信号输入端CLK_IN#与第十六电阻R16的第一端连接，第十五电阻R15的第二端和第十六电阻R16的第二端共同构成缓冲模块021的原始时钟信号输入端，PCIe缓冲器U1的模式设置端^CKPWRGD_PD#与第十七电阻R17的第一端和第十八电阻R18的第一端连接，PCIe缓冲器U1的三电平锁存端VSADR_TRI与第十九电阻R19的第一端和第二十电阻R20的第一端连接，PCIe缓冲器U1的带宽三电平选择端^VHIBW_BYPM_LOBW#与第二十一电阻R21的第一端和第二十二电阻R22的第一端连接，第十七电阻R17的第二端、第十九电阻R19的第二端以及第二十一电阻R21的第二端共接于第三电源VCC。

PCIe缓冲器U1的第一正相时钟信号输出端DF0与第一电阻R1的第一端连接，PCIe缓冲器U1的第一负相时钟信号输出端DF0#与第二电阻R2的第一端连接，第一电阻R1的第二端和第二电阻R2的第二端共同构成缓冲模块021的同步时钟信号输出端。

PCIe缓冲器U1的第二正相时钟信号输出端DF1与第三电阻R3的第一端连接，PCIe缓冲器U1的第二负相时钟信号输出端DF1#与第四电阻R4的第一端连接，第三电阻R3的第二端和第四电阻R4的第二端共同构成缓冲模块021的第一时钟缓冲信号输出端。

PCIe缓冲器U1的第三正相时钟信号输出端DF2与第五电阻R5的第一端连接，PCIe缓冲器U1的第三负相时钟信号输出端DF2#与第六电阻R6的第一端连接，第五电阻R5的第二端和第六电阻R6的第二端共同构成缓冲模块021的第二时钟缓冲信号输出端。

PCIe缓冲器U1的第四正相时钟信号输出端DF3与第七电阻R7的第一端连接，PCIe缓冲器U1的第四负相时钟信号输出端DF3#与第八电阻R8的第一端连接，第七电阻R7的第二端和第八电阻R8的第二端共同构成缓冲模块021的第三时钟缓冲信号输出端。

PCIe缓冲器U1的第五正相时钟信号输出端DF4与第九电阻R9的第一端连接，PCIe缓冲器U1的第五负相时钟信号输出端DF4#与第十电阻R10的第一端连接，第九电阻R9的第二端和第十电阻R10的第二端共同构成缓冲模块021的第四时钟缓冲信号输出端。

PCIe缓冲器U1的第一差分时钟输出信号使能端VOE1#与第十一电阻R11的第一端连接，第十一电阻R11的第二端为缓冲模块021的第一控制端，PCIe缓冲器U1的第二差分时钟输出信号使能端VOE2#与第十二电阻R12的第一端连接，第十二电阻R12的第二端为缓冲模块021的第二控制端，PCIe缓冲器U1的第三差分时钟输出信号使能端VOE3#与第十三电阻R13的第一端连接，第十三电阻R13的第二端为缓冲模块021的第三控制端，PCIe缓冲器U1的第四差分时钟输出信号使能端VOE4#与第十四电阻R14的第一端连接，第十四电阻R14的第二端为缓冲模块021的第四控制端。

第十八电阻R18的第二端、第二十电阻R20的第二端、第二十一电阻R21的第二端、第二十二电阻R22的第二端以及PCIe缓冲器U1的接地端GNDDIG共接于电源地。

以下结合工作原理对图2至图3所示的作进一步说明：

在具体实施过程中，控制模块001发送多组第一数据信号和原始时钟信号，PCIe缓冲器U1的正相时钟信号输入端CLK_IN和PCIe缓冲器U1的负相时钟信号输入端CLK_IN#接收原始时钟信号，PCIe缓冲器U1根据原始时钟信号生成四组时钟缓冲信号和一组同步时钟信号，并将同步时钟信号从PCIe缓冲器U1的第一正相时钟信号输出端DF0和PCIe缓冲器U1的第一负相时钟信号输出端DF0#发送至PCIe信号重定时器U2的正相全局参考时钟端GCLKP和PCIe信号重定时器U2的负相全局参考时钟端GCLKN，且将四组时钟缓冲信号分别从PCIe缓冲器U1的第二正相时钟信号输出端DF1至PCIe缓冲器U1的第五正相时钟信号输出端DF4、PCIe缓冲器U1的第二负相时钟信号输出端DF1#至PCIe缓冲器U1的第五负相时钟信号输出端DF4#输出至第一硬盘003至第四硬盘003。

PCIe信号重定时器U2通过四对差分输入端(PCIe信号重定时器U2的B组第一正相数据接收端B0RXP至PCIe信号重定时器U2的B组第四正相数据接收端B3RXP、以及PCIe信号重定时器U2的B组第一负相数据接收端B0RXN至PCIe信号重定时器U2的B组第四负相数据接收端B3RXN)接收第一组第一数据信号，以此类推，PCIe信号重定时器U2接收四组第一数据信号，并根据四组第一数据信号和同步时钟信号生成四组第一数据增强信号，并将四组第一数据增强信号通过分别发送至第一硬盘003至第四硬盘003，例如，第一组第一数据增强信号通过PCIe信号重定时器U2的B组第一正相数据发送端B0TXP至PCIe信号重定时器U2的B组第四正相数据发送端B3TXP、以及PCIe信号重定时器U2的B组第一负相数据发送端B0TXN至PCIe信号重定时器U2的B组第四负相数据发送端B3TXN发送至第一硬盘003。

而且，PCIe信号重定时器U2通过四对差分输入端(PCIe信号重定时器U2的A组第一正相数据接收端A0RXP至PCIe信号重定时器U2的A组第四正相数据接收端A3RXP、以及PCIe信号重定时器U2的A组第一负相数据接收端A0RXN至PCIe信号重定时器U2的A组第四负相数据接收端A3RXN)接收第一硬盘003发送的第一组第二数据信号，以此类推，第一硬盘003至第四硬盘003发送四组第二数据信号至PCIe信号重定时器U2，PCIe信号重定时器U2根据四组第二数据信号和同步时钟信号生成四组第二数据增强信号，并将四组第二数据增强信号发送至控制模块001，例如，第一组第二数据增强信号通过PCIe信号重定时器U2的A组第一正相数据发送端A0TXP至PCIe信号重定时器U2的A组第四正相数据发送端A3TXP、以及PCIe信号重定时器U2的A组第一负相数据发送端A0TXN至PCIe信号重定时器U2的A组第四负相数据发送端A3TXN发送至控制模块001。

本实用新型实施例通过多个硬盘接收多组第一数据增强信号和多组时钟缓冲信号，并发送多组第二数据信号；控制模块接收多组第二数据增强信号，并发送多组第一数据信号和原始时钟信号；缓冲模块根据原始时钟信号生成同步时钟信号和多组时钟缓冲信号；增强模块根据同步时钟信号和多组第一数据信号生成多组第一数据增强信号，根据同步时钟信号和多组第二数据信号生成多组第二数据增强信号；，由于通过增强模块对硬盘和控制模块间传输的数据信号进行了增强，对原始时钟信号进行了缓冲，并通过同步时钟信号实现了数据增强信号与时钟缓冲信号的同步，故克服了由于PCIE走线长度超出设计规范要求时导致信号的衰减和信号完整性的的缺陷，实现PCIe信号长距离无衰减的传输，提高了PCIe信号长距离传输的信号完整性。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种硬盘接口信号转接装置，其特征在于，所述硬盘接口信号转接装置包括控制模块、转接电路以及多个硬盘；

其中，所述转接电路包括：

与所述控制模块和多个所述硬盘连接，用于根据原始时钟信号生成同步时钟信号和多组时钟缓冲信号的缓冲模块；

与所述缓冲模块、所述控制模块和多个所述硬盘连接，用于根据所述同步时钟信号和多组第一数据信号生成多组第一数据增强信号，根据所述同步时钟信号和多组第二数据信号生成多组第二数据增强信号的增强模块；

其中，多个所述硬盘用于接收多组所述第一数据增强信号和多组所述时钟缓冲信号，并发送多组所述第二数据信号；

所述控制模块用于接收多组所述第二数据增强信号，并发送多组所述第一数据信号和所述原始时钟信号。

2.如权利要求1所述的硬盘接口信号转接装置，其特征在于，所述缓冲模块包括PCIe缓冲器、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻、第十七电阻、第十八电阻、第十九电阻、第二十电阻、第二十一电阻以及第二十二电阻；

所述PCIe缓冲器的PLL电源端和所述PCIe缓冲器的差分输入信号电源端共接于第一电源，所述PCIe缓冲器的电源端、所述PCIe缓冲器的数字电源端以及所述PCIe缓冲器的差分输出信号电源端共接于第二电源，所述PCIe缓冲器的正相时钟信号输入端与所述第十五电阻的第一端连接，所述PCIe缓冲器的负相时钟信号输入端与所述第十六电阻的第一端连接，所述第十五电阻的第二端和所述第十六电阻的第二端共同构成所述缓冲模块的原始时钟信号输入端，所述PCIe缓冲器的模式设置端与所述第十七电阻的第一端和所述第十八电阻的第一端连接，所述PCIe缓冲器的三电平锁存端与所述第十九电阻的第一端和所述第二十电阻的第一端连接，所述PCIe缓冲器的带宽三电平选择端与所述第二十一电阻的第一端和所述第二十二电阻的第一端连接，所述第十七电阻的第二端、所述第十九电阻的第二端以及所述第二十一电阻的第二端共接于第三电源；

所述PCIe缓冲器的第一正相时钟信号输出端与所述第一电阻的第一端连接，所述PCIe缓冲器的第一负相时钟信号输出端与所述第二电阻的第一端连接，所述第一电阻的第二端和所述第二电阻的第二端共同构成所述缓冲模块的同步时钟信号输出端；

所述PCIe缓冲器的第二正相时钟信号输出端与所述第三电阻的第一端连接，所述PCIe缓冲器的第二负相时钟信号输出端与所述第四电阻的第一端连接，所述第三电阻的第二端和所述第四电阻的第二端共同构成所述缓冲模块的第一时钟缓冲信号输出端；

所述PCIe缓冲器的第三正相时钟信号输出端与所述第五电阻的第一端连接，所述PCIe缓冲器的第三负相时钟信号输出端与所述第六电阻的第一端连接，所述第五电阻的第二端和所述第六电阻的第二端共同构成所述缓冲模块的第二时钟缓冲信号输出端；

所述PCIe缓冲器的第四正相时钟信号输出端与所述第七电阻的第一端连接，所述PCIe缓冲器的第四负相时钟信号输出端与所述第八电阻的第一端连接，所述第七电阻的第二端和所述第八电阻的第二端共同构成所述缓冲模块的第三时钟缓冲信号输出端；

所述PCIe缓冲器的第五正相时钟信号输出端与所述第九电阻的第一端连接，所述PCIe缓冲器的第五负相时钟信号输出端与所述第十电阻的第一端连接，所述第九电阻的第二端和所述第十电阻的第二端共同构成所述缓冲模块的第四时钟缓冲信号输出端；

所述PCIe缓冲器的第一差分时钟输出信号使能端与所述第十一电阻的第一端连接，所述第十一电阻的第二端为所述缓冲模块的第一控制端，所述PCIe缓冲器的第二差分时钟输出信号使能端与所述第十二电阻的第一端连接，所述第十二电阻的第二端为所述缓冲模块的第二控制端，所述PCIe缓冲器的第三差分时钟输出信号使能端与所述第十三电阻的第一端连接，所述第十三电阻的第二端为所述缓冲模块的第三控制端，所述PCIe缓冲器的第四差分时钟输出信号使能端与所述第十四电阻的第一端连接，所述第十四电阻的第二端为所述缓冲模块的第四控制端；

所述第十八电阻的第二端、所述第二十电阻的第二端、所述第二十一电阻的第二端、所述第二十二电阻的第二端以及所述PCIe缓冲器的接地端共接于电源地。

3.如权利要求1所述的硬盘接口信号转接装置，其特征在于，所述增强模块包括PCIe信号重定时器；

所述PCIe信号重定时器包括多组第一数据信号输入端、多组第一数据增强信号输出端、多组第二数据信号输入端以及多组第二数据增强信号输出端；

其中，每组第一数据信号输入端包括所述PCIe信号重定时器的四对差分输入端；

每组第二数据信号输入端包括所述PCIe信号重定时器的四对差分输入端；

每组第一数据增强信号输出端包括所述PCIe信号重定时器的四对差分输出端；

每组第二数据增强信号输出端包括所述PCIe信号重定时器的四对差分输出端。

4.如权利要求3所述的硬盘接口信号转接装置，其特征在于，所述增强模块还包括第一电容、第二电容、第二十三电阻、第二十四电阻、第二十五电阻、第二十六电阻、第二十七电阻、第二十八电阻、第二十九电阻、第三十电阻、第三十一电阻、第三十二电阻、第三十三电阻、第三十四电阻、第三十五电阻、第三十六电阻、第三十七电阻、第三十八电阻、第三十九电阻、第四十电阻、第四十一电阻、第四十二电阻、第四十三电阻、第四十四电阻、第四十五电阻以及第四十六电阻；

所述PCIe信号重定时器的从设备时钟端与所述第二十三电阻的第一端连接，所述PCIe信号重定时器的从设备数据端与所述第二十四电阻的第一端连接，所述第二十三电阻的第二端、所述第二十四电阻的第二端、所述第二十五电阻的第一端、所述第二十六电阻的第一端共同构成所述增强模块的从设备数据端，所述第一电容的第一端、所述第二十五电阻的第二端以及所述第二十六电阻的第二端共接于第四电源；

所述PCIe信号重定时器的第一从设备地址端、所述PCIe信号重定时器的第二从设备地址端、所述PCIe信号重定时器的第三从设备地址端、所述PCIe信号重定时器的第四从设备地址端、所述第二十七电阻的第一端、所述第二十八电阻的第一端、所述第二十九电阻的第一端、所述第三十电阻的第一端、所述第三十一电阻的第一端、所述第三十二电阻的第一端、所述第三十三电阻的第一端以及所述第三十四电阻的第一端共同构成所述增强模块的从设备地址端，所述第二十七电阻的第二端、所述第二十九电阻的第二端、所述第三十一电阻的第二端以及所述第三十三电阻的第二端共接于第五电源，

所述PCIe信号重定时器的主设备时钟端与所述第三十五电阻的第一端连接，所述PCIe信号重定时器的主设备数据端与所述第三十六电阻的第一端连接，所述第三十五电阻的第二端、所述第三十六电阻的第二端、所述第三十七电阻的第一端、所述第三十八电阻的第一端共同构成所述增强模块的主设备数据端，所述第二电容的第一端、所述第三十七电阻的第二端以及所述第三十八电阻的第二端共接于所述第四电源；

所述PCIe信号重定时器的第一主设备地址端、所述PCIe信号重定时器的第二主设备地址端、所述PCIe信号重定时器的第三主设备地址端、所述PCIe信号重定时器的第四主设备地址端、所述第三十九电阻的第一端、所述第四十电阻的第一端、所述第四十一电阻的第一端、所述第四十二电阻的第一端、所述第四十三电阻的第一端、所述第四十四电阻的第一端、所述第四十五电阻的第一端以及所述第四十六电阻的第一端共同构成所述增强模块的主设备地址端，所述第四十电阻的第二端、所述第四十二电阻的第二端、所述第四十四电阻的第二端以及所述第四十六电阻的第二端共接于所述第五电源；

所述PCIe信号重定时器的正相全局参考时钟端和所述PCIe信号重定时器的负相全局参考时钟端共同构成所述增强模块的同步时钟信号输入端；

所述第一电容的第二端、所述第二电容的第二端、所述第二十八电阻的第二端、所述第三十电阻的第二端、所述第三十二电阻的第二端、所述第三十四电阻的第二端、所述第三十九电阻的第二端、所述第四十一电阻的第二端、所述第四十三电阻的第二端以及所述第四十五电阻的第二端共接于电源地。