CN114124047A - 一种动态比较器 - Google Patents

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郑培清
张国和
王振
孙莉
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Abstract

本发明涉及比较器技术领域，尤其涉及一种动态比较器，包括PMOS管P1、P2、NMOS管N1、N2、N3、N4、电容C0、C1和C2，PMOS管P1的栅极、PMOS管P2的栅极和NMOS管N3的栅极相互连接；PMOS管P1的漏极与NMOS管N1的漏极连接点并联电容C0后接地；PMOS管P2的漏极与NMOS管N2的漏极连接点并联电容C1后接地；NMOS管N1源极和NMOS管N2源极连接后与NMOS管N3的漏极连接。本发明当比较器工作时，通过电容C0和C1对电容C2进行充电，从而延缓了电容C0和C1的放电速度，使输出电压von和vop在时间上存在偏差，从而有利于动态比较器后级的latch识别。

Description

一种动态比较器
技术领域
本发明涉及比较器技术领域，尤其涉及一种动态比较器。
背景技术
伴随着半导体技术的不断发展，基于数字电路的复杂电子部件日益融入人们生活中的各个方面；而作为模拟信号与数字信号接口的模拟－数字转换器以及复杂高频电子系统中，动态比较器以其响应速度快、静态功耗低的特点得到了广泛应用。
如图1为传统动态比较器电路，电路中主要包含PMOS管P1和P2，NMOS管N3，以及采样放大NMOS管N1和N2；模拟输入信号为vip和vin，模拟输出信号对应为vop和von，同时动态比较器需要一个同步时钟clk输入；
当时钟clk输入逻辑为0时，NMOS管N3关闭，PMOS开关管P1和P2打开，此时输入对NMOS管N1和N2采样输入信号vip和vin，动态比较器的输出vop和von此时被复位为逻辑1；
当时钟clk输入逻辑为1时，PMOS开关管P1和P2关闭，NMOS开关管N3打开，此时输入对管N1和N2根据其栅极的采样电压vip和vin对动态比较器的输出端von和vop放电；如果vip>vin,则von的下降速度大于vop的下降速度，当一个比较周期完成之后，clk重新输入逻辑0，动态比较器进入下一个采样、比较周期。
工作时序结果如图3所示，传统动态比较器在输入电压vip和vin电位接近时，vop和von在下降过程中存在分叉太小，容易导致动态比较器后级latch无法识别，从而造成动态比较器的输出结果出错。
发明内容
针对现有技术的不足，本发明所采用的技术方案是：一种动态比较器包括：PMOS管P1、P2、NMOS管N1、N2、N3、N4、电容C0、C1和C2,PMOS管P1的栅极与PMOS管P2的栅极相互连接，PMOS管P1的源极与PMOS管P2的源极互联后接外部电压VDD，PMOS管P1的漏极与NMOS管N1的漏极连接，PMOS管P1的漏极与NMOS管N1的漏极连接点并联电容C0后接地；PMOS管P2的漏极与NMOS管N2的漏极连接点并联电容C1后接地；NMOS管N1源极和NMOS管N2源极连接后与NMOS管N3的漏极连接，NMOS管N3的源极分别与电容C2的一端和NMOS管N4的漏极连接；电容C2的另一端与NMOS管N4的栅极连接；NMOS管N4的源极接地；电容C2的值等于2倍电容C0的值，且电容C0的值等于电容C1的值。
进一步的，还包括外部同步时钟，用于产生相位相反的逻辑信号，包括时钟信号clk和时钟信号clkb；其中，所述时钟信号clk与所述NMOS管N3的栅极连接，所述时钟信号clkb与所述NMOS管N4的栅极连接；时钟信号clk和clkb的高电压值为VDD，即逻辑1，低电压值为0，即逻辑0。
本发明的有益效果：
1、当动态比较器工作时，通过电容C0和C1对电容C2进行充电，从而延缓了电容C0和C1的放电速度，使输出电压von和vop在时间上输出存在偏差，从而有利于动态比较器后级的latch识别；
2、电容C2的值等于2倍电容C0的值，且电容C0的值等于电容C1的值时，分辨率增强效果最强。
附图说明
图1是现有技术中动态比较器电路图；
图2是本发明的动态比较器电路图；
图3是现有技术动态比较器输出电压von和vop行为图；
图4是本发明动态比较器输出电压von和vop行为图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，此图为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
如图2所示，一种动态比较器包括：PMOS管P1、P2、NMOS管N1、N2、N3、N4、电容C0、C1和C2,PMOS管P1的栅极与PMOS管P2的栅极相互连接，PMOS管P1的源极与PMOS管P2的源极互联后接外部电压VDD，PMOS管P1的漏极与NMOS管N1的漏极连接，PMOS管P1的漏极与NMOS管N1的漏极连接点并联电容C0后接地；PMOS管P2的漏极与NMOS管N2的漏极连接点并联电容C1后接地；NMOS管N1源极和NMOS管N2源极连接后与NMOS管N3的漏极连接，NMOS管N3的源极分别与电容C2的一端和NMOS管N4的漏极连接；电容C2的另一端与NMOS管N4的栅极连接；NMOS管N4的源极接地。
为了增加前级动态比较器的分辨率，本发明与图1现有技术相比增加了3个电容（C0、C1、C2）以及一个NMOS管（N4），其中，电容C0位于输出von与接地之间，电容C1位于输出vop与接地之间，电容C2位于新增的NMOS管N4的漏极与栅极之间；本实施例中电容C2的值等于2倍电容C0的值，且电容C0的值等于电容C1的值时，分辨率增强效果最强。
电路原理：
在动态比较器输入时钟clk为0时，PMOS管P1和P2导通，NMOS管N3关闭，此时输入时钟clk的逻辑非信号clkb为1，使能NMOS管N4导通，将N4的漏端即电容C2的上极板拉低为地电位，电荷清空，电容C2的上极板电位为0，而电容C2的下级板，即N4的栅极电位，为高电位，也就是VDD电压，电容C0和C1的上极板被充电至电源电压VDD。
当动态比较器的输入时钟clk由0变1的时，且对应的时钟信号clkb由1跳变为0时，PMOS管P1和P2关闭，NMOS管N3导通，NMOS管N4关闭；电容C0和C1上储存的电荷分别通过输入对管N1和N2后经过NMOS管N3对电容C2充电；由于电容C2两端电压差不会瞬间改变，通过电容C2的耦合相应，与N4的漏端连接的电容C2的上极板瞬时会出现负压，即为-VDD电压，而此时MOS管N3的栅极控制信号clk为1，同时N3的源端和C2的上极板连接，则N3的源端为-VDD电压， N3的VGS压差瞬间达到两倍的VDD电压，加大了NMOS管N3的开启电流，从而增加动态比较器的响应速度，增强动态比较器的分辨率；同时电容C0和C1的电压由原先的VDD下降至0.5*VDD，此时动态比较器的输出vop和von分叉会分开很大，从本发明效果图4与现有技术的图3的对比，可以看出输出电压vop和von在时间上存在明显电位分离，从而有利于动态比较器后级的latch识别。
本发明有益效果：当比较器工作时，通过电容C0和C1对电容C2进行充电，从而延缓了电容C0和C1的放电速度，使输出电压von和vop在时间上存在偏差，从而有利于动态比较器后级的latch识别；当电容C2=2C0=2C1时，分辨率增强效果最强。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (2)

1.一种动态比较器，其特征在于：包括PMOS管P1、P2、NMOS管N1、N2、N3、N4、电容C0、C1和C2，所述PMOS管P1的栅极、所述PMOS管P2的栅极和所述NMOS管N3的栅极相互连接，所述PMOS管P1的源极与所述PMOS管P2的源极互连后接外部电压VDD；所述PMOS管P1的漏极与所述NMOS管N1的漏极连接点并联电容C0后接地；所述PMOS管P2的漏极与所述NMOS管N2的漏极连接点并联电容C1后接地；所述NMOS管N1的源极和所述NMOS管N2的源极连接后与所述NMOS管N3的漏极连接，所述NMOS管N3的源极分别与所述电容C2的一端和所述NMOS管N4的漏极连接；所述电容C2的另一端与所述NMOS管N4的栅极连接；所述NMOS管N4的源极接地；所述电容C2的值等于2倍的所述电容C0的值，且所述电容C0的值等于所述电容C1的值。
2.根据权利要求1所述的动态比较器，其特征在于：还包括外部同步时钟，所述外部同步时钟产生逻辑相反的时钟信号clk和时钟信号clkb，其中，所述时钟信号clk与所述NMOS管N3的栅极连接，所述时钟信号clkb与所述NMOS管N4的栅极连接。
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