CN114095016A - 采样锁相环电路、方法、时钟发生器及电子设备 - Google Patents

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CN114095016A CN202111411482.6A CN202111411482A CN114095016A CN 114095016 A CN114095016 A CN 114095016A CN 202111411482 A CN202111411482 A CN 202111411482A CN 114095016 A CN114095016 A CN 114095016A
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Abstract

一种采样锁相环电路、方法、时钟发生器及电子设备，电路包括控制模块，用于获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定的量之间满足预设关系；采样锁相模块，与所述控制模块连接，用于根据参考时钟信号将所述满足所述预设关系的反馈信号进行相位锁定。通过控制模块控制采样锁相环电路输出的反馈信号与恒定的量满足预设关系，使得采样锁相环电路的带宽保持基本恒定并且不随环境PVT的变化而变化，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。

Description

采样锁相环电路、方法、时钟发生器及电子设备
技术领域
本申请涉及电子技术领域，具体涉及一种采样锁相环电路、方法、时钟发生器及电子设备。
背景技术
锁相环时钟发生器是信号处理领域，尤其是时钟信号处理领域一个十分重要的模块，基于锁相环时钟发生器的时钟芯片被广泛应用在通信行业、数据中心行业、汽车行业和消费电子行业等。另外，锁相环时钟发生器也作为一个关键的模块，被集成于诸如模数转换器、串行收发机、射频收发机、控制器等集成电路系统中。
锁相环时钟发生器产生的时钟信号质量，即时钟信号的相位噪声性能或抖动性能是非常关键的性能。采样锁相环是锁相环时钟发生器常用的一种电路，但是采样锁相环的带宽对环境比较敏感，降低了电路的相位噪声性能或抖动性能。
发明内容
鉴于此，本申请提供一种采样锁相环电路、方法、时钟发生器及电子设备，以解决现有的采样锁相环的带宽对环境比较敏感，降低了电路的相位噪声性能或抖动性能的问题。
本申请提供的一种采样锁相环电路，包括：控制模块，用于获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一模块后与一恒定的量之间满足预设关系；采样锁相模块，与所述控制模块连接，用于根据参考时钟信号将所述满足所述预设关系的反馈信号进行相位锁定。
可选的，所述控制模块包括电流调节单元和增益控制单元；所述电流调节单元，与所述采样锁相模块连接，用于获取所述反馈时钟信号，并根据控制信号调整所述反馈时钟信号的电流以输出所述反馈信号；所述增益控制单元，与所述电流调节单元连接，用于采样所述反馈信号的电压，并与所述恒定的量进行比较，根据所述比较结果输出所述控制信号至所述电流调节单元以实现所述反馈信号与所述恒定的量满足所述预设关系。
可选的，所述恒定的量为恒定电压或恒定电流；所述预设关系包括以下中任意一种：所述反馈信号与所述恒定电压或所述恒定电流相等、所述反馈信号与所述恒定电压或所述恒定电流的差值为固定值和所述反馈信号与所述恒定电压或所述恒定电流成固定比例关系。
可选的，当所述恒定的量为恒定电压时；所述比较结果包括第一比较结果和第二比较结果；所述控制信号包括第一控制信号和第二控制信号；所述增益控制单元包括采样子单元、比较器和控制器；所述采样子单元，与所述电流调节单元连接，用于采样所述反馈信号的电流，并转换成采样电压；所述比较器，第一输入端与所述采样子单元连接以获取所述采样电压，第二输入端连接所述恒定电压，用于将所述采样电压与所述恒定电压进行比较，并在所述采样电压大于所述恒定电压时输出所述第一比较结果，在所述采样电压小于所述恒定电压时输出所述第二比较结果；所述控制器，与所述比较器连接，用于根据所述第一比较结果输出第一控制信号，根据所述第二比较结果输出第二控制信号，所述第一控制信号用于控制所述电流调节单元降低所述反馈时钟信号的电流，所述第二控制信号用于控制所述电流调节单元升高所述反馈时钟信号的电流以使得所述反馈信号与所述恒定电压满足所述预设关系。
可选的，所述采样子单元包括第一采样鉴相器和电压电流转换增益器件；所述第一采样鉴相器用于采样所述反馈信号的电压；所述电压电流转换增益器件，与所述第一采样鉴相器连接，用于将采样的反馈信号的电压转换成电流，并与内置的电阻相乘以生成所述采样电压。
可选的，所述采样子单元还包括峰值检波器；所述峰值检波器连接于所述第一采样鉴相器和所述电压电流转换增益器件之间，用于对所述第一采样鉴相器输出的信号进行峰值采样得到峰值电压；所述电压电流转换增益器件还用于将所述峰值电压进行电压到电流的转换得到峰值电流，并与内置的电阻相乘以生成所述采样电压。
可选的，所述电流调节单元为输出电流可调节的缓冲器；所述缓冲器用于输出正弦波或三角波。
可选的，所述采样锁相模块包括频率固定单元和相位固定单元；所述频率固定单元，用于根据所述参考时钟信号将所述反馈时钟信号进行频率锁定；所述相位固定单元，与所述控制模块连接，用于在所述反馈时钟信号频率锁定后，根据所述参考时钟信号将满足预设关系的所述反馈信号进行相位锁定。
可选的，所述相位固定单元包括依次连接的第二采样鉴相器、基于电压转电流的电荷泵、环路滤波器和压控振荡器，以实现反馈时钟信号的相位锁定；所述第二采样鉴相器和所述第一采样鉴相器的电路结构相同；所述电压电流转换增益器件与所述基于电压转电流的电荷泵中的电压电流转换增益电路结构相同。
可选的，所述采样锁相模块还包括脉冲产生单元；所述脉冲产生单元，与所述基于电压转电流的电荷泵连接，用于产生开关脉冲信号以控制所述基于电压转电流的电荷泵的输入端与输出端之间导通。
可选的，所述脉冲产生单元为以下时钟中的任意一种：采用所述参考时钟信号产生恒定脉宽时钟、采用延迟锁相环产生的恒定脉宽时钟、采用压控振荡器输出的反馈时钟信号延迟产生的恒定脉宽时钟和采用压控振荡器输出的反馈时钟信号经分频后延迟产生的恒定脉宽时钟。
本申请还提供一种提高采样锁相环电路性能的方法，包括：获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定的量之间满足预设关系；根据参考时钟将满足预设关系的所述反馈信号进行相位锁定。
可选的，所述获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定电压之间满足预设关系的步骤，包括：获取所述反馈时钟信号，并根据控制信号调整所述反馈时钟信号的电流以输出所述反馈信号；采样所述反馈信号，并与所述恒定的量进行比较，根据所述比较结果输出所述控制信号以实现所述反馈信号与所述恒定的量满足所述预设关系。
可选的，在所述采样所述反馈信号的步骤之后，所述方法还包括：获取所述反馈信号的峰值电压；将所述峰值电压进行电压到电流的转换得到峰值电流，并与内置的电阻相乘以生成采样电压；所述恒定的量为恒定电压或恒定电流；当所述恒定的量为恒定电压时，所述与所述恒定的量进行比较的步骤，包括：将所述采样电压与所述恒定电压进行比较。
可选的，所述根据参考时钟将满足预设关系的所述反馈信号进行相位锁定的步骤，包括：根据所述参考时钟信号将所述反馈时钟信号进行频率锁定；在所述反馈时钟信号频率锁定后，根据所述参考时钟信号将满足预设关系的所述反馈信号进行相位锁定。
本申请还提供一种时钟发生器，包括所述的采样锁相环电路。
本申请还提供一种电子设备，包括所述的时钟发生器。
本申请的采样锁相环电路、方法、时钟发生器及电子设备，通过控制模块控制采样锁相环电路输出的反馈信号与恒定的量满足预设关系，使得采样锁相环电路的带宽保持基本恒定并且不随环境PVT的变化而变化，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为采样锁相环电路的结构示意图；
图2中采样锁相环电路的采样和转换信号链路示意图；
图3中a为图2中SPD输入信号的波幅变化示意图和b为Ain*Gm*R的波动变化示意图；
图4为图2中CP的开关脉冲信号Pul和输出电流Iout脉宽占空比变化示意图；
图5为本申请一实施例的采样锁相环电路的结构示意图；
图6为图5中的采样锁相环电路的增益反馈控制调节过程示意图；
图7为图6中的Ain*Gm*R经过GCL的反馈控制调节后保持恒定的示意图；
图8为本申请一实施例的脉冲产生单元PG-C的电路图；
图9为本发明一实施例的提高采样锁相环电路性能的流程示意图。
具体实施方式
在介绍本申请具体实施例之前，首先介绍描述本申请具体实施方式时用到的缩略语、中英文对照以及关键术语定义。
表1：缩略语、中英文对照表
Figure BDA0003374216280000051
Figure BDA0003374216280000061
锁相环时钟发生器通过负反馈环路对系统中的高频压控振荡器(VCO)进行调节，使其相位和频率均与接收的参考时钟对齐，具体的，相位对齐指的是：VCO输出信号的相位与参考时钟相位差形成固定的相位差；频率对齐指的是：VCO输出频率与参考时钟相等或成为相应的倍数关系。VCO进一步通过分频器和倍频器，产生系统所需的时钟。锁相环时钟发生器产生的时钟信号质量，即时钟信号的相位噪声性能(PN)或抖动性能(jitter)是发生器的一个非常关键的性能。
超高精度、超低延时的通信技术的发展对通信系统中的时钟芯片的抖动性能的要求越来越高；数据中心越来越高的IO通信速率对时钟芯片的抖动指标也提出了更加苛刻的指标；各种片上系统的集成度的不断增加，处理速度的提高也对时钟系统提供的时钟抖动性能提出了更严格的时序要求。
近年来，学术界和工业界针对锁相环时钟发生器进行了许多有益的探索实践，以提升锁相环时钟发生器的PN或jitter性能。采样锁相环就是其中一种非常重要的结构和技术方法。
发明人在实现本申请的技术方案时发现：
不同于传统的电荷泵锁相环(CPPLL)，在采样锁相环中，如图1所示，采用一个基于采样开关的鉴相器SPD，使参考时钟(Refclk)对VCO反馈回来的时钟信号(Clkvco)进行采样，时钟信号(Clkvco)经过分频器后输出分频后的反馈时钟信号Clkdivm至鉴相器SPD，采样得到的反馈时钟信号Clkdivm的电压值，通过一个基于电压转电流(即基于GM模块)的电荷泵(CP)，转换为环路滤波器(LPF)所需的电流信号。
当反馈时钟信号Clkdivm与参考时钟信号Refclk频率一致时，SPD采样是采样保持过程；当反馈时钟信号Clkdivm频率大于参考时钟信号Refclk频率时，采样是亚采样过程，此时采样鉴相器(SPD)也被称为亚采样鉴相器(SSPD)，此时的采样锁相环SPLL也被称为亚采样锁相环SSPLL；当反馈时钟信号Clkdivm频率小于参考时钟信号Refclk频率时，采样是采样过程。
在亚采样过程中，采样锁相环工作时一般需要额外的频率锁定环路FLL进行辅助的频率锁定，亚采样锁相锁定环路(PLL)进行相位锁定。(在图1中，亚采样的相位锁定环路标注为PLL，频率锁定环路标注为FLL，PLL的分频比M小于或等于FLL中的分频比N)。在频率锁定环路FLL中，VCO反馈回来的时钟信号(Clkvco)经过分频器进行N分频后输出分频后的时钟信号Clkdivn，该时钟信号Clkdivn和参考时钟信号Refclk均输入至鉴频鉴相器PFD，经过电荷泵CP1后将时钟信号Clkdivn的电压转化为转换为环路滤波器(LPF)所需的电流信号，再使用PLL进行相位锁定。
采样锁相环通过SPD，使参考时钟信号Refclk对VCO反馈时钟信号Clkvco进行采样鉴相，与传统的电荷泵锁相环(CPPLL)相比，该采样鉴相结构能够在相同的电流消耗下提供一个更大的鉴相增益。
请参看公式(1)，SPLL中PD(包括SPD和PFD)和CP模块的输出噪声对SPLL输出时钟信号的相位噪声的传递函数：
Figure BDA0003374216280000071
其中：Sout_pdcp(s)为SPLL输出时钟信号的相位噪声功率谱，Spdcp(s)为PD和CP的噪声功率谱，Hol(s)为采样锁相环的开环传递函数，M为分频比，Kpdcp为采样锁相环的鉴相增益。可以看出，在反馈分频比M确定的情况下，当Kpdcp越大，Spdcp(s)对Sout_pdcp(s)的影响越小。可见，更大的鉴相增益能够更好的抑制采样锁相环内部PD和CP模块的噪声对输出时钟信号相位噪声的影响。
综上，采样锁相环的电路结构能够提供一个很大的鉴相增益，使得在相同的电流消耗下，PD和CP的电路噪声，即噪声功率谱，对SPLL的输出相位噪声影响更小，进而能够有效提升SPLL的相位噪声和抖动性能。
请参见公式(2)，SPD输入信号波形为三角波时的鉴相增益Kpdcp为：
Figure BDA0003374216280000081
请参见公式(3)，SPD输入信号波形为正弦波时的鉴相增益Kpdcp为：
Kpdcp＝M·Ain·Gm·P (3)
其中，Kpdcp为采样锁相环的鉴相增益、M为采样锁相环的反馈分频比、Ain为SPD反馈时钟信号的幅度、Gm为GM-CP模块的电压到电流转换增益、P为CP的开关使能信号脉宽占空比。
由公式(2)和(3)可以看出，采样锁相环的鉴相增益Kpdcp除了和反馈分频比M存在直接关系之外，还跟反馈时钟信号的幅度Ain、GM-CP模块的电压到电流转换增益Gm和CP的开关脉冲占空比P直接相关。
一个具体的二类三阶采样锁相环的环路-3dB(分贝)带宽可以用如下公式表示：
Figure BDA0003374216280000082
其中，Kvco为VCO的调谐增益，本申请中Kvco使用其他技术保持为恒定值，对环境PVT(工艺电压温度)不敏感。Kpdcp为采样锁相环的鉴相增益，Ain为SPD反馈时钟信号的幅度、Gm为GM-CP模块的电压到电流转换增益、P为CP的开关使能信号脉宽占空比，R为LPF的零点电阻。
由公式(4)可以看出，采样锁相环的-3dB带宽与反馈时钟信号的幅度Ain、GM-CP模块的电压到电流转换增益Gm和CP的开关脉冲占空比P、VCO的调谐增益Kvco和LPF的零点电阻R具有直接关系。
图1中采样锁相环电路的采样和转换信号链路示意图如图2所示，其工作原理如下：
VCO输出的信号Clkvco经过分频器DIV1分频后输出分频后的时钟信号Clkdivm，Clkdivm+和Clkdivm-经过缓冲器BUF后输出信号Vin-spd+和Vin-spd-，并输入到SPD，经过SPD后输出Vs+和Vs-至GM_CP，经过电压转化为转换为环路滤波器(LPF)所需的电流信号Iout，再使用LPF进行滤波，输出滤波后的电压信号Vtune。SPD和GM-CP需要使用PG根据参考时钟信号Refclk产生开关脉冲信号Pul，以控制SPD和GM-CP中的开关导通。
图1中采样锁相环电路在实际工作时，由于电路和芯片工作的温度、电源电压会有较大波动，同时由于不同的芯片之间工艺角(Process)的差别，一些固有的工艺参数会发生明显的变化，这将导致采样锁相环的鉴相增益Kpdcp中的反馈时钟信号的幅度Ain、GM-CP模块的电压到电流转换增益Gm和CP的开关脉冲占空比P，LPF中的R都会产生较大的波动变化，进而导致了采样锁相环的带宽f-3dB会随着环境PVT的不同出现较大的波动变化。
请参见图3，a为图2中SPD输入信号的波幅变化示意图和b为Ain*Gm*R的波动变化示意图。
图3a中，横坐标φin是SPD输入信号的角度，deg是角度，纵坐标是SPD输入信号Vin_spd的幅度，可见，在同一角度值处SPD输入信号Vin_spd的幅度从Ain_max、Ain_typ到Ain_min存在较大波动。由于GM-CP的电压到电流转换增益Gm和LPF的零点电阻R是随着环境PVT的不同变化的，所以图3b中Ain*Gm*R的也会产生类似的较大的波动变化，即在同一角度值处Ain*Gm*R的值从Max、Typ到Min存在较大波动。
请参见图4，为图2中CP的开关脉冲信号Pul和输出电流Iout脉宽占空比变化示意图。
随着SPD输入信号Vin_spd+和Vin_spd-的变化，脉冲产生器PG输出的开关脉冲信号Pul的脉宽占空比会从图4中的P1、P2到P3，产生较大变化，同时会使得GM-CP模块产生的输出电流Iout的脉宽占空比从P11、P12到P13产生较大变化。
可见，图1中的SPLL电路中，SPD到CP信号传递过程是开环进行的，并且PG是基于延迟线而产生的开关脉冲信号Pul，所以，SPLL不能有效的解决鉴相增益Kpdcp和LPF中的R随环境PVT的不同出现较大的波动变化的问题，导致SPLL的带宽也会随环境PVT的变化而波动变化。在一些情况下，采样锁相环的鉴相增益Kpdcp随PVT变化的最小和最大两个极端，其值的差异甚至有可能高达数倍。因此，采样锁相环的鉴相增益Kpdcp和R的波动变化严重影响了SPLL的性能稳定性和不同环境下的应用范围，降低了SPLL的相位噪声和抖动性能。
针对上述SPLL电路的缺点，本申请提出了一种基于增益控制环路(GCL)的带宽对环境变化不敏感的采样锁相环，使SPLL中的带宽能够在不同的环境PVT条件下保持恒定不变，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参看图5，本申请一实施例的采样锁相环电路的结构示意图。
本实施例的采样锁相环电路，包括：控制模块1和采样锁相模块2。
控制模块1，用于获取所述采样锁相环电路输出的反馈时钟信号Clkdivm，根据所述反馈时钟信号Clkdivm输出反馈信号Vin_spd，并控制所述反馈信号Vin_spd与一恒定的量之间满足预设关系。
该恒定的量为恒定电压或恒定电流，所述预设关系包括以下中任意一种：所述反馈信号与所述恒定电压或所述恒定电流相等、所述反馈信号与所述恒定电压或所述恒定电流的差值为固定值和所述反馈信号与所述恒定电压或所述恒定电流成固定比例关系。
下面以所述恒定的量为恒定电压Vconst为例进行示例性说明。
该恒定电压Vconst的电压值为常温下采样锁相环电路输出的反馈时钟信号的电压幅值，比如为0.5V(伏特)，或者根据具体应用环境设置的固定数值，所述预设关系为所述反馈信号Vin_spd幅值电压与恒定电压Vconst值相等，或两者差值为固定值，或两者成固定比例关系，可以使得SPD输入信号的Ain*Gm*R保持恒定，即公式(4)中Ain*Gm*R保持恒定。
采样锁相模块2，与所述控制模块1连接，用于根据参考时钟信号Refclk将所述满足所述预设关系的反馈信号Vin_spd进行相位锁定。采样锁相模块2可以在相位锁定后获取满足所述预设关系的反馈信号Vin_spd，也可以在相位锁定中满足所述预设关系的反馈信号Vin_spd，根据参考时钟信号Refclk进行再次相位锁定。
本实施例的采样锁相环电路，通过控制模块控制采样锁相环电路输出的反馈信号与恒定的量满足预设关系，由于反馈信号保持恒定，对应的反馈时钟信号也保持恒定，可以使得公式(4)中的Ain*Gm*R保持恒定，由于本申请中Kvco使用其他技术保持为恒定值，对环境PVT(工艺电压温度)不敏感，由公式(4)可知，本申请的采样锁相环电路通过控制模块的反馈控制调节后保持Ain*Gm*R恒定，使得采样锁相环电路的带宽保持基本恒定并且不随环境PVT的变化而变化，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。
另外，本申请的采样锁相环电路中，控制模块的反馈调节可以是后台实时控制的反馈校准调节，也可以是芯片上电启动时进行的一次性校准，还可以是在出厂时进行的一次性出厂校准。
本实施例的采样锁相环电路，所述控制模块1包括电流调节单元11和增益控制单元12。
所述电流调节单元11，与所述采样锁相模块2连接，用于获取所述反馈时钟信号Clkdivm，并根据控制信号Ctrl调整所述反馈时钟信号的电流。电流调节单元11包括电流可调节的缓冲器和专用集成电路构成的集成芯片。本申请中电流调节单元11为输出电流可调节的缓冲器(BUF)；根据不同的BUF类型，BUF的输出信号可以是正弦波，也可以是进过RC(电阻电容)滤波后的三角波形，本申请中BUF的输出信号为三角波，具体见各图中的三角波形。在其他可选的实施方式中，BUF的输出电容可以调节，BUF的输出电阻也可以调节，以输出不同的信号。
所述增益控制单元12，与所述电流调节单元11连接，用于采样所述反馈信号Vin_spd的电压，并与所述恒定电压Vconst进行比较，根据所述比较结果输出所述控制信号Ctrl至所述电流调节单元11以实现所述反馈信号Vin_spd与所述恒定电压Vconst满足所述预设关系。本实施例中，增益控制单元12为增益控制环路GCL。在其他可选的实施方式中，当增益控制单元12还可用于采样所述反馈信号Vin_spd的电流，并与所述恒定电流进行比较，根据所述比较结果输出所述控制信号Ctrl至所述电流调节单元11以实现所述反馈信号Vin_spd与所述恒定电压Vconst满足所述预设关系。
本实施例的采样锁相环电路，通过增益控制单元和电流调节单元可以调节反馈时钟信号的电流，通过调节电流调节单元的输出电流，可以使SPLL的带宽保持基本恒定并且不随PVT的变化。
本实施例中，所述采样锁相模块2包括频率固定单元21和相位固定单元22；
所述频率固定单元21，用于根据所述参考时钟信号将所述反馈时钟信号进行频率锁定；所述相位固定单元22，与所述控制模块1连接，用于在所述反馈时钟信号频率锁定后，根据所述参考时钟信号将满足预设关系的所述反馈信号进行相位锁定。
本实施例采样锁相环电路，在输出反馈时钟信号的同时进入频率固定单元21，即FLL和相位固定单元22，即PLL中，在初始锁定过程中，FLL辅助SPLL进行频率锁定；当FLL的频率锁定完成后，PLL继续进行相位锁定直到SPLL的频率和相位都锁定完成；在SPLL相位锁定完成后(也可以在相位锁定的过程中)，增益控制单元12开始进行工作，通过调节BUF的输出电流，使SPLL的带宽保持基本恒定并且不随PVT的变化。
在可选的一种实施方式中，所述频率固定单元21包括鉴频鉴相器PFD和电荷泵CP1；所述鉴频鉴相器PFD，用于根据所述参考时钟信号和所述反馈信号的频率输出第一信号；所述电荷泵CP1，与所述鉴频鉴相器PFD连接，用于进行电流到电压的转换；所述环路滤波器LPF与所述电荷泵CP1连接，用于将电流到电压转换后的所述第一信号滤波后输出至所述压控振荡器，以调整所述压控振荡器输出信号的频率以实现频率锁定。
在可选的一种实施方式中，所述相位固定单元22包括所述相位固定单元包括依次连接的第二采样鉴相器SPD、基于电压转电流的电荷泵GM_CR、环路滤波器LPF和压控振荡器VCO，以实现反馈信号的相位锁定。
具体的，所述第二采样鉴相器用于SPD根据所述参考时钟信号Refclk对所述控制模块输出的反馈信号Vin_spd进行采样鉴相。所述基于电压转电流的电荷泵GM_CR，与所述第二采样鉴相器SPD连接，用于进行电压到电流的转换。所述环路滤波器LPF，与所述基于电压转电流的电荷泵GM_CR连接，用于对信号进行滤波；所述压控振荡器VCO，与所述环路滤波器LPF连接，用于控制环路滤波器LPF输出的信号进行相位锁定。
在可选的一种实施方式中，包括所述相位固定单元22还包括第一分频器DIV1，将压控振荡器VCO输出的信号Clkvco进行M分频后输出所述反馈时钟信号Clkdivm。
所述频率固定单元21还包括第二分频器DIV2，将压控振荡器VCO输出的信号Clkvco进行N分频后输出所述反馈时钟信号Clkdivn。
通过第一分频器DIV1和第二分频器DIV2可以实现多种频率的反馈时钟信号，方便电路设计，提高电路应用范围。
所述采样锁相模块2还包括脉冲产生单元23，本实施例中，该脉冲产生单元23为恒定脉宽脉冲产生器PG_C，恒定脉宽脉冲产生器PG_C与所述基于电压转电流的电荷泵GM_CR连接，用于产生开关脉冲信号以控制所述基于电压转电流的电荷泵GM_CR的输入端与输出端之间导通。
在可选的一种实施方式中，所述比较结果包括第一比较结果和第二比较结果；所述控制信号包括第一控制信号和第二控制信号；所述增益控制单元包括采样子单元、比较器和控制器。
所述采样子单元，与所述电流调节单元连接，用于采样所述反馈信号的电流，并转换成采样电压；采样子单元包括使用集成芯片实现的采样电路、使用采样电阻实现的采样电路和使用第一采样鉴相器和电压电流转换增益器件构成的采样电路。
所述比较器，第一输入端与所述采样子单元连接以获取所述采样电压，第二输入端连接所述恒定电压，用于将所述采样电压与所述恒定电压进行比较，并在所述采样电压大于所述恒定电压时输出所述第一比较结果，在所述采样电压小于所述恒定电压时输出所述第二比较结果。
所述控制器，与所述比较器连接，用于根据所述第一比较结果输出第一控制信号，根据所述第二比较结果输出第二控制信号，所述第一控制信号用于控制所述电流调节单元降低所述反馈时钟信号的电流，所述第二控制信号用于控制所述电流调节单元升高所述反馈时钟信号的电流以使得所述反馈信号与所述恒定电压满足所述预设关系。所述控制器包括有限状态机FSM、MCU(微控制单元)、CPU(中央处理器)和DSP(数字信号处理器)等。
在可选的一种实施方式中，采样锁相环电路采样子单元包括第一采样鉴相器和电压电流转换增益器件；所述第一采样鉴相器用于采样所述反馈信号的电压；所述电压电流转换增益器件，与所述第一采样鉴相器连接，用于将采样的反馈信号的电压转换成电流，并与内置的电阻相乘以生成所述采样电压。
通过使用第一采样鉴相器和电压电流转换增益器件实现反馈信号的采样，可以方便电路设计。在其他可选的实施方式中，第一采样鉴相器可以替换为一个电阻或一根导线等。
在可选的一种实施方式中，所述采样子单元还包括峰值检波器；所述峰值检波器连接于所述第一采样鉴相器和所述电压电流转换增益器件之间，用于对所述第一采样鉴相器输出的信号进行峰值采样得到峰值电压；所述电压电流转换增益器件还用于将所述峰值电压进行电压到电流的转换得到峰值电流，并与内置的电阻相乘以生成所述采样电压。
通过峰值检波器可以获得信号的峰值，在后续的比较中使用峰值比较可以提高比较的准确度，并且提高了比较的速度。
请参见图6，为图5中的采样锁相环电路的增益反馈控制调节过程示意图。
本实施例中的采样锁相环电路，增益控制单元12为一增益控制环路GCL，该增益控制环路GCL包括：采样子单元121、比较器COMP和有限状态机FSM。
采样子单元121包括依次连接的第一采样鉴相器SPD_R(SPD-replica)、峰值检波器PDT和电压电流转换增益器件GM_R。所述第一采样鉴相器SPD_R和所述第二采样鉴相器SPD的电路结构相同；所述电压电流转换增益器件GM_R与所述基于电压转电流的电荷泵GM_CR中的电压电流转换增益电路结构相同。
采样子单元121通过使用与SPLL电路中相同的电路结构，比如相同的采样鉴相器和相同的电压电流转换增益器件GM，可以使得采样电路与主电路对环境的变化保持一致的趋势，提高采样的精准度，提高判断结果的准确度。
电流调节单元是一个输出电流可调节控制的BUF，本实施例中BUF的输出信号为三角波形。
本实施例的采样锁相环电路增益反馈控制调节的具体过程如下：
本实施例的采样锁相环电路采用一个与SPD电路结构相同的SPD-R对BUF的输出时钟信号进行采样，在SPD-R之后，采用一个PDT对SPD-R的输出信号进行峰值检测和采样，PDT检测到的波形峰值电压信号Vp被送入GM_R(GM*R电路)中，进行电压到电流的转换。GM_R中V2I(电压到电流)转换电路与GM-CP中的GM电路相同，同时GM-R中的电阻R采用与LPF中的电阻为相同的电阻类型或相同的电阻阻值，可以保持对环境变化的一致性，消除误差，提高准确性。M-R转换后的电压信号Vgmr进入电流比较器COMP，与比较器中一个恒定参考电压Vconst进行比较，COMP的比较结果进入FSM进行处理，并输出控制信号对BUF的输出电流进行反馈控制，具体的，当Vgmr大于Vconst时，FSM输出控制信号控制BUF减小输出电流，当Vgmr小于Vconst时，FSM输出控制信号控制BUF增大输出电流。经过增益控制环路GCL的反馈控制调节后，SPLL电路中的GM-CP产生的电流脉冲Iout的峰值乘以LPF的电阻R后形成电压Vtune，该电压信号Vtune与Vconst值相等或保持固定差的关系，即实现了公式(4)中的Ain*Gm*R保持恒定。
请参看图7，为图6中的Ain*Gm*R经过GCL的反馈控制调节后保持恒定的示意图。
图7中，横坐标φin是SPD输入信号的角度，deg是角度，纵坐标是SPD输入的反馈信号Vin_spd的幅度，与图3a相比，可见，在同一角度值处SPD输入的反馈信号Vin_spd的幅度从Ain_max、Ain_typ到Ain_min基本一致，不存在较大波动。由于GM-CP模块的电压到电流转换增益Gm和LPF的零点电阻R相乘后的值保持恒定，不再随着环境PVT的不同发生变化，所以图3b中Ain*Gm*R也不存在较大波动，即在同一角度值处Ain*Gm*R的值从Max、Typ到Min基本保持一致，不存在较大波动。
可见图7中通过GCL对VCO反馈的时钟信号进行闭环反馈控制，可以使得SPD输入信号的保持恒定，Ain*Gm*R的值也保持恒定，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。
由上述公式(4)可知，采样锁相环的-3dB带宽与反馈时钟信号的幅度Ain、GM-CP模块的电压到电流转换增益Gm和CP的开关脉冲占空比P、VCO的调谐增益Kvco和LPF的零点电阻R具有直接关系。本申请的SPLL电路通过增加控制模块实现反馈时钟信号的闭环控制，可以实现了公式(4)中的Ain*Gm*R保持恒定。又由于本申请中Kvco使用其他技术保持为恒定值，对环境PVT(工艺电压温度)不敏感，所以公式(4)中还需要考虑CP的开关脉冲占空比P对带宽的影响。
以下介绍如何进一步消除CP的开关脉冲占空比P对带宽的影响。
本实施例的采样锁相环电路中，脉冲产生单元为恒定脉宽脉冲产生器PG-C；恒定脉宽脉冲产生器PG-C与所述基于电压转电流的电荷泵GM_CP连接，用于控制所述基于电压转电流的电荷泵GM_CP的输入端与输出端之间导通。
在可选的一种实施方式中，所述脉冲产生单元为以下时钟中的任意一种：采用所述参考时钟信号产生恒定脉宽时钟、采用延迟锁相环产生的恒定脉宽时钟、采用压控振荡器输出的反馈时钟信号延迟产生的恒定脉宽时钟和采用压控振荡器输出的反馈时钟信号经分频后延迟产生的恒定脉宽时钟，即开关脉冲信号Pul。
具体的，采用所述参考时钟信号Refclk产生恒定脉宽时钟Pul、通过一个额外的延迟锁相环产生的开关脉冲信号Pul；通过电路本身的压控振荡器VCO输出的反馈时钟信号Clkvco产生开关脉冲信号Pul或采用压控振荡器VCO输出的反馈时钟信号Clkvco经分频器DIV1分频后形成分频后的反馈时钟信号Clkdivm，再延迟产生的开关脉冲信号Pul。
在本申请中，SPLL中采用一种恒定脉宽脉冲产生单元(pulse generator-constant，简称PG-C)的方案用于产生CP的开关脉冲Pul，PG-C的具体实现方法可以有多种，包括但不限于采用延迟锁定环产生恒定脉宽的时钟，采用VCO反馈时钟延迟打拍产生恒定脉宽时钟等，采用VCO分频经过其他分频器后的反馈时钟延迟打拍产生恒定脉宽等，电路设计简单，通过该恒定脉宽时钟的占空比P对环境PVT(工艺电压温度)不敏感，保持恒定，进一步消除了公式(4)中CP的开关脉冲占空比P对带宽的影响，进一步提高了SPLL电路的带宽稳定性，提高了电路性能。
请参见图8，本申请一实施例的脉冲产生单元PG-C的电路图。
本实施例的脉冲产生单元PG-C利用于VCO反馈时钟打拍延迟产生CP的开关脉冲信号。具体的，参考时钟信号Refclk经一触发器Q1输入到一与门AND的一端，VCO反馈的时钟clkvco经过若干触发器Q2到Qn经延时n-1拍后，在参考时钟信号Refclk控制下输出开关脉冲信号Pul。
本实施例的脉冲产生单元PG-C，基于VCO反馈时钟打拍延迟产生CP的开关脉冲信号Pul，由于当SPLL锁定后，VCO的频率和相位都会被锁定在一个固定值上，并且保持PVT不变，因此，VCO的周期也保持不变，即通过VCO时钟打拍延迟的产生的开关脉冲信号Pull的宽度与VCO的时钟周期绑定，即开关脉冲信号Pul的宽度也不会随PVT的变化而变化。因此，公式(4)中CP开关脉冲占空比P也保持恒定不变，消除了公式(4)中CP的开关脉冲占空比P对带宽的影响，进一步提高了SPLL电路的带宽稳定性，提高了电路性能。
本申请的采样锁相环电路，SPLL的带宽公式，即公式(4)中对PVT敏感的变量Ain、Gm、R、P都保持恒定，又由于在本申请中Kvco通过其他技术保持恒定，对环境变化不敏感，使得SPLL的带宽能够在不同的PVT条件下保持恒定不变，从而降低环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性。
请参见图9，本发明一实施例的提高采样锁相环电路性能的流程示意图。
本申请还提供一种提高采样锁相环电路性能的方法，包括以下步骤：
步骤S1、获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定的量之间满足预设关系。
该恒定的量为恒定电压或恒定电流，所述预设关系包括以下中任意一种：所述反馈信号与所述恒定电压或所述恒定电流相等、所述反馈信号与所述恒定电压或所述恒定电流的差值为固定值和所述反馈信号与所述恒定电压或所述恒定电流成固定比例关系。
在可选的一种实施方式中，步骤S1，包括：获取所述采样锁相环电路输出的反馈时钟信号，并根据控制信号调整所述反馈时钟信号的电流以输出所述反馈信号；采样所述反馈信号，并与所述恒定的量进行比较，根据所述比较结果输出所述控制信号以实现所述反馈信号与所述恒定的量满足所述预设关系。
步骤S2、根据参考时钟将满足预设关系的所述反馈信号进行相位锁定。
在可选的一种实施方式中，步骤S2，包括：根据所述参考时钟信号将所述反馈信号进行频率锁定；在所述反馈信号频率锁定后，根据所述参考时钟信号将满足预设关系的所述反馈信号进行相位锁定。
本实施例的提高采样锁相环电路性能的方法，通过控制采样锁相环电路输出的反馈信号与恒定的量满足预设关系，由于反馈信号保持恒定，对应的反馈时钟信号也保持恒定，可以使得公式(4)中的Ain*Gm*R保持恒定，由于本申请中Kvco使用其他技术保持为恒定值，对环境PVT(工艺电压温度)不敏感，由公式(4)可知，通过反馈控制调节后保持Ain*Gm*R恒定，使得采样锁相环电路的带宽保持基本恒定并且不随环境PVT的变化而变化，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。
在可选的一种实施方式中，在所述采样所述反馈信号的步骤之后，所述方法还包括：获取所述反馈信号的峰值电压；将所述峰值电压进行电压到电流的转换得到峰值电流，并与内置的电阻相乘以生成采样电压；当所述恒定的量为恒定电压时，所述并与所述恒定的量进行比较的步骤，包括：将所述采样电压与所述恒定电压进行比较。在后续的比较中使用峰值比较可以提高比较的准确度，并且提高了比较的速度。
本申请还提供一种时钟发生器，包括所述的采样锁相环电路，可以使得采样锁相环电路的带宽保持基本恒定并且不随环境PVT的变化而变化，从而降低了环境变化对SPLL的环路带宽的影响，有效提高了SPLL的稳定性和环境适应性，提高了SPLL的相位噪声和抖动性能。
本申请还提供一种包括上述采样锁相环电路的电子设备，例如手机、电脑等。该电子设备采用上述的采样锁相环电路，降低了环境变化对电子设备的影响，提高了电子设备的稳定性和环境适应性。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (17)

1.一种采样锁相环电路，其特征在于，包括：
控制模块，用于获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定的量之间满足预设关系；
采样锁相模块，与所述控制模块连接，用于根据参考时钟信号将所述满足所述预设关系的反馈信号进行相位锁定。
2.如权利要求1所述的采样锁相环电路，其特征在于，所述控制模块包括电流调节单元和增益控制单元；
所述电流调节单元，与所述采样锁相模块连接，用于获取所述反馈时钟信号，并根据控制信号调整所述反馈时钟信号的电流以输出所述反馈信号；
所述增益控制单元，与所述电流调节单元连接，用于采样所述反馈信号，并与所述恒定的量进行比较，根据比较结果输出所述控制信号至所述电流调节单元以实现所述反馈信号与所述恒定的量满足所述预设关系。
3.如权利要求2所述的采样锁相环电路，其特征在于，所述恒定的量为恒定电压或恒定电流；
所述预设关系包括以下中任意一种：
所述反馈信号与所述恒定电压或所述恒定电流相等、所述反馈信号与所述恒定电压或所述恒定电流的差值为固定值和所述反馈信号与所述恒定电压或所述恒定电流成固定比例关系。
4.如权利要求3所述的采样锁相环电路，其特征在于，当所述恒定的量为恒定电压时；所述比较结果包括第一比较结果和第二比较结果；所述控制信号包括第一控制信号和第二控制信号；
所述增益控制单元包括采样子单元、比较器和控制器；
所述采样子单元，与所述电流调节单元连接，用于采样所述反馈信号的电流，并转换成采样电压；
所述比较器，第一输入端与所述采样子单元连接以获取所述采样电压，第二输入端连接所述恒定电压，用于将所述采样电压与所述恒定电压进行比较，并在所述采样电压大于所述恒定电压时输出所述第一比较结果，在所述采样电压小于所述恒定电压时输出所述第二比较结果；
所述控制器，与所述比较器连接，用于根据所述第一比较结果输出第一控制信号，根据所述第二比较结果输出第二控制信号，所述第一控制信号用于控制所述电流调节单元降低所述反馈时钟信号的电流，所述第二控制信号用于控制所述电流调节单元升高所述反馈时钟信号的电流以使得所述反馈信号与所述恒定电压满足所述预设关系。
5.如权利要求4所述的采样锁相环电路，其特征在于，所述采样子单元包括第一采样鉴相器和电压电流转换增益器件；
所述第一采样鉴相器用于采样所述反馈信号的电压；
所述电压电流转换增益器件，与所述第一采样鉴相器连接，用于将采样的反馈信号的电压转换成电流，并与内置的电阻相乘以生成所述采样电压。
6.如权利要求5所述的采样锁相环电路，其特征在于，所述采样子单元还包括峰值检波器；
所述峰值检波器连接于所述第一采样鉴相器和所述电压电流转换增益器件之间，用于对所述第一采样鉴相器输出的信号进行峰值采样得到峰值电压；
所述电压电流转换增益器件还用于将所述峰值电压进行电压到电流的转换得到峰值电流，并与内置的电阻相乘以生成所述采样电压。
7.如权利要求2所述的采样锁相环电路，其特征在于，所述电流调节单元为输出电流可调节的缓冲器；所述缓冲器用于输出正弦波或三角波。
8.如权利要求6所述的采样锁相环电路，其特征在于，所述采样锁相模块包括频率固定单元和相位固定单元；
所述频率固定单元，用于根据所述参考时钟信号将所述反馈时钟信号进行频率锁定；
所述相位固定单元，与所述控制模块连接，用于在所述反馈时钟信号频率锁定后，根据所述参考时钟信号将满足预设关系的所述反馈信号进行相位锁定。
9.如权利要求8所述的采样锁相环电路，其特征在于，所述相位固定单元包括依次连接的第二采样鉴相器、基于电压转电流的电荷泵、环路滤波器和压控振荡器，以实现反馈时钟信号的相位锁定；
所述第二采样鉴相器和所述第一采样鉴相器的电路结构相同；所述电压电流转换增益器件与所述基于电压转电流的电荷泵中的电压电流转换增益电路结构相同。
10.如权利要求9所述的采样锁相环电路，其特征在于，所述采样锁相模块还包括脉冲产生单元；
所述脉冲产生单元，与所述基于电压转电流的电荷泵连接，用于产生开关脉冲信号以控制所述基于电压转电流的电荷泵的输入端与输出端之间导通。
11.如权利要求10所述的采样锁相环电路，其特征在于，所述脉冲产生单元为以下时钟中的任意一种：
采用所述参考时钟信号产生恒定脉宽时钟、采用延迟锁相环产生的恒定脉宽时钟、采用压控振荡器输出的反馈时钟信号延迟产生的恒定脉宽时钟和采用压控振荡器输出的反馈时钟信号经分频后延迟产生的恒定脉宽时钟。
12.一种提高采样锁相环电路性能的方法，其特征在于，包括：
获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定的量之间满足预设关系；
根据参考时钟将满足预设关系的所述反馈信号进行相位锁定。
13.如权利要求12所述的提高采样锁相环电路性能的方法，其特征在于，所述获取所述采样锁相环电路输出的反馈时钟信号，根据所述反馈时钟信号输出反馈信号，并控制所述反馈信号与一恒定的量之间满足预设关系的步骤，包括：
获取所述反馈时钟信号，并根据控制信号调整所述反馈时钟信号的电流以输出所述反馈信号；
采样所述反馈信号，并与所述恒定的量进行比较，根据所述比较结果输出所述控制信号以实现所述反馈信号与所述恒定的量满足所述预设关系。
14.如权利要求13所述的提高采样锁相环电路性能的方法，其特征在于，在所述采样所述反馈信号的步骤之后，所述方法还包括：
获取所述反馈信号的峰值电压；
将所述峰值电压进行电压到电流的转换得到峰值电流，并与内置的电阻相乘以生成采样电压；
所述恒定的量为恒定电压或恒定电流；
当所述恒定的量为恒定电压时，所述与所述恒定的量进行比较的步骤，包括：
将所述采样电压与所述恒定电压进行比较。
15.如权利要求12所述的提高采样锁相环电路性能的方法，其特征在于，所述根据参考时钟将满足预设关系的所述反馈信号进行相位锁定的步骤，包括：
根据所述参考时钟信号将所述反馈时钟信号进行频率锁定；
在所述反馈时钟信号频率锁定后，根据所述参考时钟信号将满足预设关系的所述反馈信号进行相位锁定。
16.一种时钟发生器，其特征在于，包括权利要求1-11中任意一项所述的采样锁相环电路。
17.一种电子设备，其特征在于，包括权利要求16所述的时钟发生器。
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