CN114093947B - 一种基于ldmos器件内栅电荷补偿的抗总剂量方法 - Google Patents

一种基于ldmos器件内栅电荷补偿的抗总剂量方法 Download PDF

Info

Publication number
CN114093947B
CN114093947B CN202111250922.4A CN202111250922A CN114093947B CN 114093947 B CN114093947 B CN 114093947B CN 202111250922 A CN202111250922 A CN 202111250922A CN 114093947 B CN114093947 B CN 114093947B
Authority
CN
China
Prior art keywords
ldmos
gate
electrode
floating gate
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111250922.4A
Other languages
English (en)
Other versions
CN114093947A (zh
Inventor
王正江
胡冬青
贾云鹏
蒋佳烨
周新田
吴郁
李新宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing University of Technology
Original Assignee
Beijing University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing University of Technology filed Critical Beijing University of Technology
Priority to CN202111250922.4A priority Critical patent/CN114093947B/zh
Publication of CN114093947A publication Critical patent/CN114093947A/zh
Application granted granted Critical
Publication of CN114093947B publication Critical patent/CN114093947B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种基于MOS器件内栅电荷补偿的抗总剂量效应的方法属于抗辐照半导体技术领域。本发明至少包括两种新型MOS器件结构和一种新型电路结构，能够大幅度增强LDMOS器件的抗辐照性能。本发明针对星载LDMOS在总剂量效应作用下产生的阈值漂移甚至是器件失效，提出在LDMOS栅极添加辅助栅极以共同构成复合栅极，再通过旁置的浮栅MOS来引入外部负压源。当总剂量效应使得LDMOS栅氧化层中积累一定量的正电荷后，通过浮栅MOS检测LDMOS阈值漂移程度，且其自身与外部负压源共同向LDMOS辅助栅极引入负电荷来抑制LDMOS的阈值漂移，并在LDMOS阈值回归正常范围后停止该过程，总体上达到将LDMOS阈值控制在合理范围内的效果。本发明可提高集成电路的抗辐照能力。

Description

一种基于LDMOS器件内栅电荷补偿的抗总剂量方法
技术领域
本发明属于抗辐照半导体技术领域。本发明公开了一种提高LDMOS器件抗辐照性能的方法。
背景技术
随着空间技术的飞速发展，特别是对星载功率电路技术、深空探测技术以及电推进系统研究的不断深入，对工作在空间辐射环境下的集成电路性能提出了更高要求，抗辐照功率器件的需求也日益增大。对于在空间环境中运行的卫星来说，电离总剂量辐照效应是导致星载系统中半导体集成电路功能退化的最主要因素，这限制了卫星的在轨运行寿命以及运行可靠性。总剂量效应是指当MOS器件工作在辐射环境中，在长时间的辐射下产生大量的电子、空穴对，电子由于迁移率比较高，容易在电场的作用下移出二氧化硅层，而空穴会被二氧化硅层中的陷阱捕获，永久的呆在二氧化硅层中，从而在绝缘层中不断累积了固定正电荷，此外，总剂量效应还会增加绝缘层中的界面态陷阱电荷，最终导致反型层中电子迁移率降低、漏电流增大和阈值电压漂移等器件性能参数退化甚至工作失效。
为了抑制器件总剂量失效的问题，通常采用的一种做法是减薄栅氧的厚度，但这也同时降低了栅氧的高压耐受能力，使栅介质层易击穿。此外也有用干氧工艺制作低缺陷栅氧化层的方法，以更低的空穴产生率来改善器件的抗辐照特性，但干氧工艺生长栅介质层速度缓慢，因此其成本高，应用受限。
发明内容
针对上述传统LDMOS器件结构中存在的问题，本发明的目的在于提供一种新型结构(包括两种新型器件结构及一种新型电路结构)，用于解决现有技术中单栅LDMOS器件结构抗辐照性能较差的问题。
本发明提供的提高LDMOS抗辐照性能的方法，其主要特征是，通过旁置的浮栅MOS来检测辐照效应，并以此引入外部负电荷并通过LDMOS上的辅助栅来限制LDMOS的阈值电压漂移，实现抗辐照。
本发明要解决的技术问题通过以下技术方案实现：
本发明中提出的具有辅助栅的新型LDMOS器件与普通LDMOS结构最大的区别是增加了辅助栅极，见图2(图2为图1截面a处的截面图)。自下而上依次为P型Si衬底1，全介质隔离层2，P型Si衬底1，P型体区10，栅氧化层16，LDMOS控制栅极20与LDMOS辅助栅极，具体的，控制栅极与辅助栅极之间通过栅氧化层16隔离。截面a附近的复合栅极俯视图见图3。
本发明中提出的具有负电荷补充管控功能的新型浮栅MOS器件主要特点在于：其P型衬底3的掺杂浓度低于本发明中所述的LDMOS P型体区10的掺杂浓度，且栅极面积小于LDMOS复合栅极17中的控制栅极面积，因此其对于相同剂量的总剂量效应具有更高的敏感度，即在相同的辐照下浮栅MOS P型衬底3表面相比于LDMOS P型体区10表面更易发生反型，且在其本身反型后，在负压源的电荷补充效应下更易抑制其自身的阈值漂移，即相比于LDMOS P型体区10表面沟道，浮栅MOS栅下沟道在负压源的电荷补充效应下更易关断。
本发明中提出的具有总剂量效应负反馈功能的新型电路结构主要特点在于：其结合具有低正向导通压降的肖特基二极管19以及两种独特的新结构器件能够抑制所述LDMOS器件在总剂量效应下的阈值漂移。
本发明提出的提高LDMOS抗辐照性能的方法，其中浮栅MOS与LDMOS的里连接方式不仅为“一对一”，也可以设置为“一对多”，既可以由一个浮栅MOS为一个LDMOS元胞提供负电荷补充管控功能，也可以由一个浮栅MOS为多个LDMOS元胞(元胞群)提供负电荷补充管控功能。
本发明中提出的复合栅极结构以及具有总剂量效应负反馈功能的新型电路结构不仅适用于LDMOS元胞，也适用于VDMOS等其他易受总剂量效应所影响的MOS器件。
附图说明
图1为本发明的整体结构正视图。
图2为图1截面a处的截面图。
图3为本发明的复合栅极结构截面a处的俯视图。
图中：1——P型Si衬底；2——全介质隔离层；3——浮栅MOS P型衬底；4——浮栅MOS N+源区；5——浮栅MOS源电极；6——浮栅MOS N+漏区；7——浮栅MOS漏电极；8——浮栅MOS栅氧化层；9——浮栅MOS栅极；10——LDMOS P型体区；11——LDMOS P+背栅短路区；12——LDMOS N+源区；13——LDMOS源电极；14——LDMOS N漂移区；15——LDMOS N+漏区；16——LDMOS栅氧化层；17——LDMOS复合栅极；18——LDMOS漏电极；19——肖特基二极管；20——LDMOS控制栅极；21——LDMOS辅助栅极。
具体实施方式
下面结合图和具体实施例对本发明的技术方案进行进一步说明。
实施例：
如图1所示，本实施例提供一种提高LDMOS器件的抗总剂量效应的方法，其中包括两种新型器件结构以及一种具有总剂量效应负反馈功能的新型电路结构。
其中LDMOS复合栅极具体结构如图2和图3所示，与传统的LDMOS栅极不同，该复合栅极由LDMOS控制栅极20、LDMOS辅助栅极21以及栅间氧化层16构成，具体的，控制栅极与辅助栅极之间通过栅间氧化层16隔离，氧化层16的厚度为40-150nm，单条控制栅极20以及辅助栅极21的宽度为40-110nm，单个LDMOS元胞中控制栅极与辅助栅极排列的周期数为20-90，其中辅助栅极的目的是在总剂量效应的影响下使得在控制栅极工作时其阈值漂移受到抑制。
其中浮栅MOS结构如图1所示，其P型衬底3的掺杂浓度为5×1016cm3-8×1016cm3，低于本发明中所述的LDMOS P型体区10的掺杂浓度8×1016cm3-3×1017cm3，且栅极面积小于LDMOS中的控制栅极面积，因此其对于相同剂量的总剂量效应具有更高的敏感度，即在相同的辐照下浮栅MOS P型衬底3表面相比于LDMOS P型体区10表面更易发生反型，且在其本身反型后，在负压源的电荷补充效应下更易抑制其自身的阈值漂移，即相比于LDMOS P型体区10表面沟道，浮栅MOS栅下沟道在负压源的电荷补充效应下更易关断。
其中电路结构如图1所示，浮栅MOS源电极与外部负压源(-5V--20V)相连，具有低正向导通压降的肖特基二极管19正极与浮栅MOS栅极9相连，负极与浮栅MOS漏电极7及LDMOS复合栅极17中的辅助栅极21相连，S极与LDMOS源电极13相连，G极与LDMOS控制栅极20相连，D极与LDMOS漏电极相连。
本例的工作原理是：
当图1所示的器件受到总剂量效应辐照时，由于正电荷在LDMOS栅氧化层中的积累而造成LDMOS阈值开始漂移，与此同时浮栅MOS也在遭受相同剂量的辐射，并且因为浮栅MOS栅下沟道相比于LDMOS P型体区表面沟道更易反型，所以在P型体区表面沟道反型之前浮栅MOS栅下沟道就已经反型，即LDMOS由于总剂量效应而阈值漂移失效之前浮栅MOS栅下沟道就已导通，进而造成外部负压源与肖特基二极管19负极导通。此时由外部负压源提供的负电荷开始通过浮栅MOS栅下方沟道流入LDMOS复合栅极中的辅助栅极，同时也在向浮栅MOS的栅极补充负电荷。具体的，此过程的作用是通过引入外部负电荷来抑制LDMOS的阈值漂移，在当图2和图3所示的LDMOS复合栅极中的辅助栅极中通过以上过程补充进一定量的负电荷后，由于辅助栅极与控制栅极的交错排列，使得这部分负电荷会聚集在辅助栅极与沟道上栅氧化层边界上，进而抵消大部分栅氧化层中由于总剂量效应产生的正电荷所产生的正电场，从而达到抑制LDMOS阈值漂移的目的。当此过程进行至补充到浮栅MOS栅极的负电荷抵消掉浮栅MOS栅氧化层中由于总剂量效应而产生的正电荷后，其栅下沟道退出反型状态，再次关断。具体的，由于其栅下沟道相比于LDMOS P型体区表面沟道在相同栅极电位下更易关断，所以保证了LDMOS辅助栅极负电荷补充并不会达到过充状态，即将LDMOS阈值漂移控制在了合理的范围之内。
如图2和图3所示，LDMOS的控制栅极、栅氧化层以及辅助栅极共同组成了一组电容器，当LDMOS器件正常工作时，由于其控制栅极施加正电压，所以在栅极间电容的影响下该正电压会抽取储存于浮栅MOS栅极中的负电荷，因此在浮栅MOS栅极与LDMOS辅助栅极之间需由具有低正向导通压降的肖特基二极管19进行隔离。
以上所述为本发明的抗总剂量效应方法的具体实施例，仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (1)

1.一种提高LDMOS器件的抗总剂量效应的方法，其特征在于，至少包括：
一种具有辅助栅的LDMOS器件；
一种具有负电荷补充管控功能的浮栅MOS器件；
一种具有总剂量效应负反馈功能的电路结构；
上述一种具有负电荷补充管控功能的浮栅MOS器件，具体为：P型Si衬底(1)，所述P型Si衬底(1)中设置全介质隔离层(2)与浮栅MOS P型衬底(3)，所述浮栅MOS P型衬底(3)中分别设置浮栅MOS N+源区(4)与浮栅MOS N+漏区(6)，并分别与源电极(5)和漏电极(7)相连，所述源电极(5)连接外部负压源，所述浮栅MOS P型衬底(3)上设置栅氧化层(8)，氧化层(8)之上再设置栅极(9)；
上述一种具有辅助栅的LDMOS器件，具体为：所述p型Si衬底(1)中设置P型体区(10)、N型漂移区(14)和栅氧化层(16)，所述P型体区(10)中设置P+背栅短路区(11)及N+源区(12)；所述N型漂移区(14)中设置N+漏区(15)，所述P型体区(10)以上的栅氧化层(16)上表面设置复合栅极(17)，所述P+背栅短路区(11)及N+源区(12)以上设置LDMOS源电极(13)，所述N+漏区(15)以上设置LDMOS漏电极(18)，所述复合栅极(17)由平行且交错排列的控制栅极(20)与辅助栅极(21)组成，相互之间由栅氧化层(16)隔离；
上述一种具有总剂量效应负反馈功能的电路结构，具体为：浮栅MOS源电极与外部负压源相连，具有低正向导通压降的肖特基二极管(19)正极与浮栅MOS栅极(9)相连，负极与浮栅MOS漏电极(7)及LDMOS复合栅极(17)中的辅助栅极(21)相连，S极与LDMOS源电极(13)相连，G极与LDMOS复合栅极(17)中的控制栅极(20)相连，D极与LDMOS漏电极相连。
CN202111250922.4A 2021-10-26 2021-10-26 一种基于ldmos器件内栅电荷补偿的抗总剂量方法 Active CN114093947B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111250922.4A CN114093947B (zh) 2021-10-26 2021-10-26 一种基于ldmos器件内栅电荷补偿的抗总剂量方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111250922.4A CN114093947B (zh) 2021-10-26 2021-10-26 一种基于ldmos器件内栅电荷补偿的抗总剂量方法

Publications (2)

Publication Number Publication Date
CN114093947A CN114093947A (zh) 2022-02-25
CN114093947B true CN114093947B (zh) 2023-09-12

Family

ID=80297719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111250922.4A Active CN114093947B (zh) 2021-10-26 2021-10-26 一种基于ldmos器件内栅电荷补偿的抗总剂量方法

Country Status (1)

Country Link
CN (1) CN114093947B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117289105B (zh) * 2023-11-21 2024-02-13 广东仁懋电子有限公司 一种超结功率mos器件抗辐照性能测试方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903736A (zh) * 2011-07-27 2013-01-30 中国科学院微电子研究所 二极管及其制作方法
CN109585531A (zh) * 2018-11-29 2019-04-05 中国电子科技集团公司第四十七研究所 抗总剂量效应的mos场效应管
CN109888017A (zh) * 2019-02-26 2019-06-14 电子科技大学 一种抗辐照ldmos器件
CN111987152A (zh) * 2020-09-09 2020-11-24 电子科技大学 一种抗辐照双栅ldmos器件结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903736A (zh) * 2011-07-27 2013-01-30 中国科学院微电子研究所 二极管及其制作方法
CN109585531A (zh) * 2018-11-29 2019-04-05 中国电子科技集团公司第四十七研究所 抗总剂量效应的mos场效应管
CN109888017A (zh) * 2019-02-26 2019-06-14 电子科技大学 一种抗辐照ldmos器件
CN111987152A (zh) * 2020-09-09 2020-11-24 电子科技大学 一种抗辐照双栅ldmos器件结构

Also Published As

Publication number Publication date
CN114093947A (zh) 2022-02-25

Similar Documents

Publication Publication Date Title
CN102983133B (zh) 一种双向三路径导通的高压esd保护器件
CN111987145B (zh) 抗总剂量电离辐射的超结vdmos器件
CN102969312A (zh) 一种双向衬底触发的高压esd保护器件
CN114093947B (zh) 一种基于ldmos器件内栅电荷补偿的抗总剂量方法
CN107331707A (zh) 具有抗单粒子效应的vdmos器件
CN113161422A (zh) 低辐射漏电的高压ldmos器件结构
CN113594258B (zh) 低辐射漏电高压ldmos器件
CN203071072U (zh) 一种双向衬底触发的高压esd保护器件
CN113675274B (zh) 低辐射漏电高压Double RESURF LDMOS器件
CN113594256B (zh) 一种高压抗单粒子辐照的psoi ldmos器件结构
CN104078509A (zh) 一种具有抗单粒子烧毁能力的功率mos器件
CN115863390A (zh) 低辐射漏电高压ldmos器件结构
CN111739930B (zh) 一种抗电离辐射加固的mos栅控晶闸管
CN102385927B (zh) 钳位电路及闪速电可擦写存储器
CN114823631B (zh) 一种抗辐射的高压器件结构
CN114695519B (zh) 屏蔽层状态自动切换的沟槽型碳化硅igbt器件及制备方法
CN114613843B (zh) 一种抗总剂量辐射效应的soi ldmos器件加固结构
CN117334725A (zh) 提升雪崩能力、导通电阻及短路能力的屏蔽型SiC MOSFET结构
CN117832280A (zh) 一种增加JFET区源极接触的屏蔽型SiC MOSFET结构
Jiang et al. Simulation Study on SEB Resistance of Silicon-based RESURF LDMOS Device with Drain Buffer Layer
CN117317019A (zh) 一种高容错率抑制漏源电压过冲的SiC VDMOSFET结构
CN117457716A (zh) 一种六边屏蔽型埋沟井槽sic mosfet结构
CN117393608A (zh) 一种高容错率抑制电压过冲的六边埋沟井槽屏蔽型SiC VDMOSFET结构
CN117317022A (zh) 一种六边屏蔽型井槽sic mosfet结构
CN117542892A (zh) 一种高容错率抑制漏源电压过冲的六边形元胞SiC VDMOSFET结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant