CN114078556A - 存储装置和操作存储装置的方法 - Google Patents

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Abstract

提供了存储装置和操作存储装置的方法。所述存储装置包括半导体存储器装置和存储控制器。半导体存储器装置基于数据选通信号和数据信号接收写入数据，并且基于数据选通信号和数据信号输出读取数据。存储控制器通过信号线将数据选通信号和数据信号并行地发送到半导体存储器装置。存储控制器包括第一延迟电路，第一延迟电路对数据信号进行延迟，使得信号线上的数据信号的窗口的一些边沿通过彼此不同的第一偏斜偏移被去同步。

Description

存储装置和操作存储装置的方法
本申请要求于2020年8月11日在韩国知识产权局(KIPO)提交的第10-2020-0100259号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
示例实施例总体上涉及存储，更具体地，涉及存储装置和操作存储装置的方法。
背景技术
存储装置是用于根据主机装置(诸如，计算机、智能电话和/或智能平板)的控制来存储数据的装置。存储装置包括用于将数据存储在磁盘中的装置(诸如，硬盘驱动器(HDD)以及用于将数据存储在半导体存储器中的装置(诸如，固态驱动器(SSD)和存储卡)，即，非易失性存储器。
包括非易失性存储器的存储装置的使用从个人计算机扩展到商业计算机(诸如，数据服务器)。随着存储装置的使用的扩展，在各个领域中需要存储装置的各种功能和形状因子(form factor)。存储装置连接到各种主机并将高频信号发送到主机，因此从存储装置输出的信号特性将被增强。
发明内容
一个方面是提供一种能够减少在并行交换数据信号的存储控制器与存储器之间发生的串扰的存储装置。
另一方面是提供一种操作存储装置的方法，所述方法能够减少在并行交换数据信号的存储控制器与存储器之间发生的串扰。
根据一个或多个示例实施例的一个方面，提供了一种存储装置，所述存储装置包括存储控制器和至少一个半导体存储器装置。至少一个半导体存储器装置基于数据选通信号和多个数据信号接收写入数据，并且基于数据选通信号和数据信号输出读取数据。存储控制器通过多条信号线将数据选通信号和所述多个数据信号并行地发送到所述至少一个半导体存储器装置。存储控制器包括第一延迟电路，第一延迟电路对数据信号进行延迟，使得所述多条信号线上的数据信号的窗口的至少一些边沿通过彼此不同的第一偏斜偏移被去同步。
根据一个或多个示例实施例的另一方面，提供了一种操作存储装置的方法，所述存储装置包括存储控制器和至少一个半导体存储器装置，存储控制器被配置为控制所述至少一个半导体存储器装置。所述方法可包括：由存储控制器在通过信号线将训练模式发送到所述至少一个半导体存储器装置时执行训练，以搜索用于最小化在信号线之间发生的串扰的第一偏斜偏移，；由存储控制器基于训练的结果将第一偏斜偏移作为偏斜信息存储在存储控制器中的寄存器中；由存储控制器将偏斜信息发送到所述至少一个半导体存储器装置；由存储控制器的第一延迟电路对数据信号进行延迟，使得数据信号的至少一些第一边沿通过第一偏斜偏移被去同步；由存储控制器通过信号线将延迟后的数据信号和数据选通信号发送到所述至少一个半导体存储器装置；和由所述至少一个半导体存储器装置的第二延迟电路基于偏斜信息，通过用于消除第一偏斜偏移的第二偏斜偏移对数据信号进行延迟，从而提供原始数据信号。
根据一个或多个示例实施例的又一方面，提供了一种存储装置，所述存储装置包括存储控制器和至少一个非易失性存储器装置。所述至少一个非易失性存储器装置被配置为基于数据选通信号和多个数据信号接收写入数据，并且被配置为基于数据选通信号和所述多个数据信号输出读取数据；存储控制器被配置为通过多条信号线将数据选通信号和所述多个数据信号并行地发送到所述至少一个非易失性存储器装置，其中，所述多个数据信号中的每个具有由第一边沿和第二边沿限定的窗口；存储控制器包括第一延迟电路，第一延迟电路被配置为：对所述多个数据信号进行延迟，使得所述多个数据信号的至少一些边沿通过彼此不同的第一偏斜偏移被去同步；存储控制器被配置为：将包括第一偏斜偏移的偏斜信息发送到所述至少一个非易失性存储器装置；并且所述至少一个非易失性存储器装置包括第二延迟电路，第二延迟电路被配置为接收偏斜信息，并且被配置为基于用于消除第一偏斜偏移的偏斜信息通过第二偏斜偏移对所述多个数据信号进行延迟，以提供原始数据信号。
附图说明
从下面的结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例，其中：
图1是示出根据示例实施例的存储系统的框图；
图2是示出根据示例实施例的图1的存储系统的主机的框图；
图3是示出根据示例实施例的图1的存储系统的存储控制器的示例的框图；
图4示出根据示例实施例的图1的存储系统的存储装置中的存储控制器、第一延迟电路和非易失性存储器装置；
图5是示出根据示例实施例的图4中的第一延迟电路的示例的框图；
图6是示出根据示例实施例的图5的第一延迟电路的压控延迟线(VCDL)的示例的框图；
图7是示出根据示例实施例的图6的VCDL的单位延迟单元的电路图；
图8示出根据示例实施例的图4的存储控制器中的非易失性存储器接口和图4的非易失性存储器装置；
图9示出图8的非易失性存储器接口的第一寄存器的示例；
图10示出图8的非易失性存储装置的第二寄存器的示例；
图11示出根据示例实施例的在图4的存储控制器与非易失性存储器装置之间的通信期间的数据信号和数据选通信号；
图12是示出根据示例实施例的图1的存储系统的存储装置的非易失性存储器装置的框图；
图13示出图12的非易失性存储器装置中的存储器单元阵列的框图；
图14示出图13的存储器单元阵列的存储器块的电路图；
图15和图16分别是示出根据示例实施例的其上安装有存储装置的印刷电路板(PCB)的平面图和剖视图；
图17和图18分别是示出根据示例实施例的存储装置的平面图和剖视图；
图19是示出根据示例实施例的图1的存储系统的存储装置的示例的框图；
图20示出根据示例实施例的存储装置的操作的示例；
图21示出根据示例实施例的存储装置的操作的示例；
图22和图23是用于解释根据示例实施例的存储装置的操作的示图；
图24示出根据示例实施例的图1的存储系统的易失性存储器装置和图3的存储控制器的易失性存储器接口；
图25是示出根据示例实施例的存储装置的框图；
图26是示出根据示例实施例的图25的存储装置的操作的流程图；以及
图27是示出根据示例实施例的存储系统的框图。
具体实施方式
在下文中将参照示出一些示例实施例的附图更全面地描述各种示例实施例。
根据各种示例实施例，包括延迟电路的存储控制器对将通过信号线被发送到半导体存储器装置的数据信号进行延迟，使得数据信号的第一边沿的至少一些通过偏斜偏移(skew offset)被去同步，并且将数据信号发送到半导体存储器装置。半导体存储器装置接收与偏斜偏移相关的偏斜信息，并且通过基于偏斜信息消除偏斜偏移来对准数据信号。因此，存储装置可通过减少信号线上的数据信号中发生的串扰来增加信号完整性并增强性能。
图1是示出根据示例实施例的存储系统的框图。
参照图1，存储系统10可包括主机100和存储装置200。主机100可包括存储接口(I/F)140。
在图1中，作为示例，存储装置200被示出为固态驱动器(SSD)装置。然而，示例实施例不限于此。根据一些示例实施例，存储装置200可以是任何种类的存储装置。
存储装置200可包括存储控制器300、多个非易失性存储器装置(NVM)400a至400k(其中，k是大于2的整数)、电源电路500和连接器240。连接器240可包括信号连接器241和电力连接器243。存储装置200还可包括易失性存储器装置(VM)250。多个非易失性存储器装置(NVM)400a至400k和易失性存储器装置(VM)250可被称为半导体存储器装置。
多个非易失性存储器装置400a至400k可用作存储装置200的存储介质。在一些示例实施例中，多个非易失性存储器装置400a至400k中的每个可包括闪存或垂直NAND存储器装置。存储控制器300可分别通过多个通道CHG1至CHGk结合到多个非易失性存储器装置400a至400k。
通过信号连接器241，存储控制器300可从主机100接收接收信号RX，可将发送信号TX发送到主机100，并且可与主机100交换时钟信号CLK。接收信号RX可包括命令信号、地址信号和数据。
存储控制器300可基于命令信号和地址信号，将数据写入多个非易失性存储器装置400a至400k或者从多个非易失性存储器装置400a至400k读取数据。也就是说，存储控制器300可通过连接器240与主机100通信。
非易失性存储器装置400a至400k中的每个可基于数据选通信号和数据信号从存储控制器300接收写入数据，并且可基于数据选通信号和数据信号将读取数据输出到存储控制器300。在这种情况下，存储控制器300可对数据信号进行延迟，使得数据信号的至少一些边沿通过偏斜偏移被去同步，并且可将延迟后的数据信号发送到非易失性存储器装置400a至400k中的每个。以下将更详细地描述该结构和操作。
存储控制器300可使用易失性存储器装置250作为输入/输出缓冲器来与主机100传送数据信号。在一些示例实施例中，易失性存储器装置250可包括动态随机存取存储器(DRAM)。非易失性存储器装置400a至400k中的每个和易失性存储器装置250可被称为半导体存储器装置。
电源电路500可被配置为通过电力连接器243从主机100接收电源电压VES(即，外部电源电压)。电源电路500可基于电源电压VES适应性地生成由多个非易失性存储器装置400a至400k使用的至少一个第一操作电压VOP1、由存储控制器300使用的至少一个第二操作电压VOP2、以及由易失性存储器装置250使用的至少一个第三操作电压VOP3。
电源电路500可将至少一个第一操作电压VOP1提供给多个非易失性存储器装置400a至400k，可将至少一个第二操作电压VOP2提供给存储控制器300，并且可将至少一个第三操作电压VOP3提供给易失性存储器装置250。
图2是示出根据示例实施例的图1的存储系统的主机的框图。
参照图2，主机100可包括中央处理器(CPU)110、只读存储器(ROM)120、主存储器130、存储接口140、用户接口150以及总线160。
总线160可表示数据在主机100的CPU 110、ROM 120、主存储器130、存储接口140以及用户接口150之间传输的传输通道。
ROM 120可存储各种应用程序。例如，可存储支持存储协议(诸如，高级技术附件(ATA)、小型计算机系统接口(SCSI)、嵌入式多媒体卡(eMMC)和/或Unix文件系统(UFS)协议)的应用程序。
主存储器130可临时存储数据或程序。用户接口150可以是用于在用户与主机100之间交换信息的物理介质或虚拟介质、计算机程序等，并且包括物理硬件和逻辑软件。例如，用户接口150可包括用于允许用户操纵主机100的输入装置和用于输出处理用户的输入的结果的输出装置。
CPU 110可控制主机100的整体操作。CPU 110可通过使用存储在ROM 120中的应用来生成用于将数据存储在存储装置200中的命令或用于从存储装置200读取数据的请求(或命令)，并且经由存储接口140将该请求发送到存储装置200。
图3是示出根据示例实施例的图1的存储系统的存储控制器的示例的框图。
参照图3，存储控制器300可包括经由总线305连接的处理器310、纠错码(ECC)引擎320、ROM 330、随机化器335、主机接口340、易失性存储器(VM)接口360和非易失性存储器(NVM)接口350。
处理器310控制存储控制器300的整体操作。处理器310可包括训练管理器(TRM)311。训练管理器311可执行训练，使得在存储控制器300与非易失性存储器装置400a至400k中的每个之间交换的数据信号的至少一些边沿通过彼此不同的第一偏斜偏移被去同步。
偏斜偏移可对应于数据信号的边沿的差异，边沿的差异可减少通过信号线提供给非易失性存储器装置400a至400k中的每个的数据信号之间发生的串扰，使得数据信号的眼窗(eye window)等于或大于参考值。例如，数据信号的眼窗的面积可等于或大于参考面积。作为另一示例，数据信号的眼窗的长度可等于或大于参考长度。训练管理器311可将偏斜偏移作为偏斜信息存储在存储控制器300的寄存器中。
非易失性存储器装置400a至400k的存储器单元可具有阈值电压分布由于各种原因(诸如，编程流逝时间、温度、编程干扰、读取干扰等)而变化的物理特性。例如，存储在非易失性存储器装置400a至400k处的数据可能由于这些原因中的一种或多种而变得不正确。存储控制器300利用各种纠错技术来校正这样的错误。例如，存储控制器300可包括ECC引擎320。ECC引擎320可校正从非易失性存储器装置400a至400k读取的数据中的错误。
ROM 330可存储可由处理器310读取和执行的固件，固件可由处理器310加载到易失性存储器装置250中并由处理器310执行。ROM 330可存储作为固件的训练管理器码(TRM码)333。换句话说，训练管理器码(TRM码)333可由作为训练管理器311的处理器310读取和执行。
随机化器335对将被存储在非易失性存储器装置400a至400k中的数据进行随机化。例如，随机化器335可以以字线为单位对将被存储在非易失性存储器装置400a至400k中的数据进行随机化。
数据随机化步骤对数据进行处理，使得连接到字线的存储器单元的编程状态具有相同的比率。例如，如果连接到一条字线的存储器单元是均存储2位数据的多层单元(MLC)，则每个存储器单元具有擦除状态以及第一编程状态至第三编程状态中的一种。在这种情况下，随机化器335对数据进行随机化，使得在连接到一条字线的存储器单元中，具有擦除状态的存储器单元的数量、具有第一编程状态的存储器单元的数量、具有第二编程状态的存储器单元的数量以及具有第三编程状态的存储器单元的数量基本上彼此相同。例如，存储有随机化后的数据的存储器单元具有数量彼此相等的编程状态。
随机化器335对从非易失性存储器装置400a至400k读取的数据进行解随机化。
存储控制器300可通过主机接口340与主机100通信，并且可通过非易失性存储器(NVM)接口350与非易失性存储器装置400a至400k通信。存储控制器300可通过易失性存储器(VM)接口360来控制易失性存储器装置250。
图4示出根据示例实施例的图1的存储系统的存储装置中的存储控制器和非易失性存储器装置之一。
参照图4，存储控制器300可通过包括多条信号线361至36m的传输线与非易失性存储器装置400a交换数据信号DQ1至DQm(m是大于3的整数)，并且可通过信号线355与非易失性存储器装置400a交换数据选通信号DQS。
多条信号线361至36m和信号线355可构成通道，并且可设置(形成)在印刷电路板(PCB)中。因此，当信号线361至36m之间的间隙被减小时，如果信号线361至36m上的数据信号DQ1至DQm具有相同的边沿，则在信号线361至36m上的数据信号DQ1至DQm中可能发生串扰或由于串扰引起的噪声。
存储控制器300可包括第一延迟电路370，第一延迟电路370对数据信号DQ1至DQm进行延迟，使得信号线361至36m上的数据信号DQ1至DQm的至少一些边沿通过彼此不同的第一偏斜偏移被去同步。在一些示例实施例中，第一延迟电路370可以是第一扩展延迟锁定环(SDLL)电路370，并且可被称为延迟锁定环电路。
存储控制器300可包括第一寄存器390，第一寄存器390存储作为偏斜信息的与数据信号DQ1至DQm相关的第一偏斜偏移。存储控制器300可通过使用设置特征命令、模式寄存器设置和测试模式寄存器设置中的至少一个来将存储在第一寄存器390中的偏斜信息SKI发送到非易失性存储器装置400a。
非易失性存储装置400a可包括第二延迟电路480和第二寄存器405。在一些示例实施例中，第二延迟电路480可以是第二扩展延迟锁定环(SDLL)电路，并且可被称为延迟锁定环电路。
第二寄存器405可存储从存储控制器300接收的偏斜信息SKI，第二延迟电路480可通过用于消除第一偏斜偏移的第二偏斜偏移对数据信号DQ1至DQm进行延迟，以基于偏斜信息SKI来提供原始数据信号，并且可基于数据选通信号DQS对原始数据信号进行采样，以将采样后的原始数据信号提供给非易失性存储器装置400a的内部。
数据信号DQ1至DQm中的每个可具有由第一边沿(左边沿LE)和第二边沿(右边沿RE)确定的单位间隔(UI)。也就是说，第一边沿和第二边沿可限定单位间隔。第一边沿(左边沿)表示数据信号DQ1至DQm中的每个的眼图的单位间隔UI的左侧(或时间在前)的闭合部分。第二边沿(右边沿)表示数据信号DQ1至DQm中的每个的单位间隔UI的右侧(或时间较后)的闭合部分。此外，表述“单位间隔UI”可与术语“数据信号的窗口”交换使用。
在图4中，信号线361至36m上的数据信号DQ1至DQm通过彼此不同的第一偏斜被彼此去同步。也就是说，信号线361至36m上的数据信号DQ1至DQm的第一边沿具有根据第一偏斜偏移的差异。因此，可减少信号线361至36m上的数据信号DQ1至DQm中发生的串扰。
当存储装置200被启动或初始化时，图3中的处理器310(即，执行训练管理器311)可通过信号线361至36m将训练模式(training pattern)(例如，训练样本)发送到非易失性存储器装置400a，可执行训练以搜索用于最小化信号线361至36m上的训练模式之间发生的串扰(即，最大化眼窗)的偏斜偏移，使得训练模式的眼窗等于或大于参考值，并且可基于训练的结果将第一偏斜偏移作为偏斜信息SKI存储在第一寄存器390中。处理器310可通过对信号线361至36m上的训练模式顺序地执行训练来搜索偏斜偏移。
图5是示出根据示例实施例的图4中的第一延迟电路370的示例的框图。
参照图5，第一延迟电路370可包括缓冲器(BUF)371、压控延迟线(VCDL)380、相位检测器(PD)373、电荷泵(CP)375和选择信号发生器378。
缓冲器371对与被延迟之前的数据信号对应的输入数据信号DQ_IN进行缓冲。相位检测器373检测输入数据信号DQ_IN与输出数据信号DQ_OUT之间的相位差，并且基于检测到的相位差输出上信号UP和/或下信号DN。电荷泵375基于上信号UP和/或下信号DN执行充电/放电操作，以输出控制电压VCTL。电荷泵375可基于上信号UP执行充电操作，并且可基于下信号DN执行放电操作。
VCDL 380可基于控制电压VCTL调整从缓冲器371输出的输入数据信号DQ_IN的延迟量，以提供与数据信号DQ对应的输出数据信号DQ_OUT。选择信号发生器378基于偏斜信息SKI生成选择信号SS，并且将选择信号SS提供给VCDL 380。
图6是示出根据示例实施例的图5中的压控延迟线(VCDL)380的示例的框图。
参照图6，VCDL 380可包括多个单位延迟单元(UDC)381至38n(n是大于2的整数)、复用器(MUX)380b和偏置发生器380c。
多个单位延迟单元381至38n串联连接，单位延迟单元381至38n中的每个对来自前一单位延迟单元的输出进行延迟，以基于偏置电压PBIAS和/或NBIAS输出内部数据信号IDQ1至IDQn中的相应一个，并且将输出提供给下一单位延迟单元。复用器380b基于选择信号SS选择内部数据信号IDQ1至IDQn中的一个，以输出选择的一个内部数据信号作为输出数据信号DQ_OUT。偏置发生器380c可基于控制电压VCTL生成偏置电压PBIAS和/或NBIAS，并且可将偏置电压PBIAS和/或NBIAS提供给多个单位延迟单元381至38n。
图4中示出的第二延迟电路480的配置可具有与图5的第一延迟电路370基本上相同的配置和操作，因此为了简明起见，其重复描述被省略。
图7是示出根据示例实施例的图6中的压控延迟线(VCDL)380的单位延迟单元的电路图。图7示出多个单位延迟单元381至38n中的单位延迟单元381作为示例。然而，将理解，单位延迟单元382至38n中的剩余单位延迟单元具有与单位延迟单元381相似的配置和操作，因此为了简明起见，其重复描述被省略。
参照图7，单位延迟单元381可包括多个p沟道金属氧化物半导体(PMOS)晶体管MP1、MP2、MP3和MP4以及多个n沟道金属氧化物半导体(NMOS)晶体管MN1、MN2、MN3和MN4。
PMOS晶体管MP1和MP3分别连接在电源电压VDD与节点N11之间和电源电压VDD与节点N12之间，PMOS晶体管MP1和MP3并联连接。PMOS晶体管MP2连接在节点N11与节点N15之间，PMOS晶体管MP4连接在节点N12与节点N16之间。NMOS晶体管MN2连接在节点N15与节点N13之间，NMOS晶体管MN4连接在节点N16与节点N14之间，NMOS晶体管MN1连接在节点N13与地电压之间，NMOS晶体管NM3连接在节点N14与地电压之间。
偏置电压PBIAS被施加到PMOS晶体管MP1和MP3的栅极，偏置电压NBIAS被施加到NMOS晶体管MN1和MN3的栅极。用PMOS晶体管MP2和NMOS晶体管MN2实现的第一反相器对输入数据信号DQ_IN进行反相，以将反相后的输入数据信号提供给节点N15，用PMOS晶体管MP4和NMOS晶体管MN4实现的第二反相器对节点N15的电压进行反相，以在节点N16处提供内部数据信号IDQ1。
第一反相器和第二反相器的延迟特性可由偏置电压PBIAS和NBIAS确定。另外，第一反相器和第二反相器串联连接，因此单位延迟单元381作为缓冲器进行操作，以对输入数据信号DQ_IN进行延迟。
图8示出根据示例实施例的图4的存储控制器中的非易失性存储器接口和图4的非易失性存储器装置。
参照图8，非易失性存储器(NVM)接口350与非易失性存储器装置(NVM)400a接口连接，并且可包括第一延迟电路370和第一寄存器390。非易失性存储器接口350还可包括多个发送锁存器TR1至TRm和多个延迟单元DC11至DC1m(m是大于2的整数)。在一些示例实施例中，多个延迟单元DC11至DC1m可被包括为第一延迟电路370的一部分。
如上所述，第一寄存器390可基于训练的结果来存储第一偏斜偏移，第一延迟电路370可基于存储在第一寄存器390中的第一偏斜偏移来调整延迟单元DC11至DC1m中的相应延迟单元的延迟量，延迟单元DC11至DC1m中的每个可基于调整后的延迟量对时钟信号CK1进行延迟，以将延迟后的时钟信号中的相应延迟后的时钟信号提供给发送锁存器TR1至TRm。非易失性存储器接口350中的时钟发生器(未示出)可生成时钟信号CK1。
发送锁存器TR1至TRm中的每个可与延迟后的时钟信号中的相应一个同步地对原始数据信号DT1至DTm中的相应一个进行采样或锁存，以输出数据信号DQ1至DQm中的相应一个。发送锁存器TR1至TRm中的每个发送延迟后的时钟信号中的相应一个，以通过信号线361至36m将数据中的相应一个输出到非易失性存储器装置400a。因此，如所示出的，信号线361至36m上的数据信号DQ1至DQm的窗口的第一边沿被去同步，并且信号线361至36m上的数据信号DQ1至DQm之间发生的串扰可减少。
非易失性存储器接口350可将数据选通信号DQS和关于第一偏斜偏移的偏斜信息SKI发送到非易失性存储器装置400a。
非易失性存储器装置400a可包括数据输入/输出(I/O)电路420和页缓冲器电路410。数据输入/输出(I/O)电路420可包括参照图4描述的第二延迟电路480和第二寄存器405。数据I/O电路420还可包括多个接收锁存器RR1至RRm、多个延迟单元DC21至DC2m(m是大于2的整数)和采样电路490。在一些示例实施例中，多个延迟单元DC21至DC2m可被包括为第二延迟电路480的一部分。
第二寄存器405可存储从非易失性存储器(NVM)接口350接收的偏斜信息SKI。第二延迟电路480可基于偏斜信息SKI通过第二偏斜偏移对延迟单元DC11至DC1m中的相应一个的延迟量进行调整，以消除第一偏斜偏移。延迟单元DC21至DC2m中的每个可基于调整后的延迟量对时钟信号CK2进行延迟，以将延迟后的时钟信号中的相应一个提供给接收锁存器RR1至RRm。接收锁存器RR1至RRm中的每个可与延迟后的时钟信号中的相应一个同步地对数据信号DQ1至DQm中的相应一个进行采样，以将原始数据信号DT1至DTm中的相应一个提供给采样电路490。
采样电路490可基于数据选通信号DQS对原始数据信号DT1至DTm进行采样，以对齐原始数据信号DT1至DTm，并且将采样后的数据信号SDT1至SDTm提供给页缓冲器电路410。页缓冲器电路410可在输出之前对采样后的数据信号SDT1至SDTm进行缓冲。
数据I/O电路420中的时钟发生器(未示出)可生成时钟信号CK2。
图9示出图8中的第一寄存器390的示例。
参照图9，第一寄存器390可以以表格的形式存储数据信号DQ1至DQm的第一偏斜偏移OFS1。当数据信号DQ1的第一偏斜偏移被设置为“0”时，第一寄存器390可将数据信号DQ2的第一偏斜偏移存储为“+a”，将数据信号DQ3的第一偏斜偏移存储为“+b”，并且将数据信号DQm的第一偏斜偏移存储为“+p”。换句话说，数据信号DQ2的第一偏斜偏移可以是0+a，数据信号DQ3的第一偏斜偏移可以是0+b，以此类推。然而，这仅是示例，并且可预期存储第一偏斜偏移的各种其它方法。
图10示出图8中的第二寄存器405的示例。
参照图10，第二寄存器405可以以表格的形式存储用于消除数据信号DQ1至DQm的第一偏斜偏移OFS1的第二偏斜偏移OFS2。当数据信号DQ1的第二偏斜偏移被设置为“0”时，第二寄存器405可将数据信号DQ2的第二偏斜偏移存储为“-a”，将数据信号DQ3的第二偏斜偏移存储为“-b”，并且将数据信号DQm的第二偏斜偏移存储为“-p”。换句话说，数据信号DQ2的第二偏斜偏移可以是0-a，数据信号DQ3的第一偏斜偏移可以是0-b，以此类推。然而，这仅是示例，并且可预期存储第二偏斜偏移的各种其它方法。
图11示出根据示例实施例的在图4的存储控制器与非易失性存储器装置之间的通信期间的数据信号和数据选通信号。
在图11中，为了便于解释，数据信号DQ1、DQ2和DQ3以及数据选通信号DQS被示出，由参考标号541表示的第一偏斜偏移与图9中的第一偏斜偏移OFS1相同，由参考标号545表示的第二偏斜偏移与图10中的第二偏斜偏移OFS2相同。
另外，I/O接口395可被包括在图8中的非易失性存储器接口350中，I/O接口495可被包括在图8中的数据I/O电路420中。
参照图11，在I/O接口395与信号线361、362和363之间的位置542处，在信号线361、362和363上的位置543处，以及在信号线361、362和363与I/O接口495之间的位置544处，数据信号DQ2相对于数据信号DQ1具有“+a”的偏斜偏移，数据信号DQ3相对于数据信号DQ1具有“+b”的偏斜偏移。数据信号DQ1、DQ2和DQ3的第一边沿在与第二延迟电路480的输出对应的位置546处相对于彼此同步。
与图11中示出的不同，当数据信号DQ1、DQ2和DQ3未被去同步时，在信号线361、362和363上的位置543处，串扰XTALK可能发生。根据如图11中所示的示例实施例，由于在信号线361、362和363上的位置543处，数据信号DQ1、DQ2和DQ3的第一边沿通过第一偏移被去同步，因此数据信号DQ1、DQ2和DQ3之间发生的串扰XTALK可被减少。
图12是示出根据示例实施例的图1的存储系统的存储装置中的非易失性存储器装置的框图。
参照图12，非易失性存储器装置(NVM)400a包括存储器单元阵列430、地址解码器460、页缓冲器电路410、数据输入/输出电路420、控制电路450和电压发生器470。控制电路450可包括用于存储第二偏斜偏移的模式寄存器(MR)455。
存储器单元阵列430通过串选择线SSL、多条字线WL和地选择线GSL连接到地址解码器460。另外，存储器单元阵列430通过多条位线BL连接到页缓冲器电路410。存储器单元阵列430包括连接到多条字线WL和多条位线BL的多个存储器单元。存储器单元阵列430可包括连接到在垂直于基底的垂直方向上堆叠的多条字线WL的多个存储器单元。
图13示出图12的非易失性存储器装置(NVM)400a中的存储器单元阵列430的框图。
参照图13，存储器单元阵列430可包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz沿第一方向D1、第二方向D2和第三方向D3延伸。在一些示例实施例中，存储器块BLK1至BLKz由图12中的地址解码器460选择。例如，地址解码器460可在存储器块BLK1至BLKz之中选择与块地址对应的存储器块。
图14示出图13的存储器单元阵列430的存储器块的电路图。
图14的存储器块BLKi可以以三维结构(或垂直结构)被形成在基底SUB上。例如，包括在存储器块BLKi中的多个存储器单元串可在垂直于基底SUB的方向PD上被形成。
参照图14，存储器块BLKi可包括连接在位线BL1、BL2和BL3与共源极线CSL之间的存储器单元串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33(在下文中可被称为存储器单元串NS11至NS33)。存储器单元串NS11至NS33中的每个可包括串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8(在下文中可被称为存储器单元MC1至MC8)以及地选择晶体管GST。在图14中，存储器单元串NS11至NS33中的每个被示出为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，存储器单元串NS11至NS33中的每个可包括任何数量的存储器单元。
串选择晶体管SST可连接到对应的串选择线SSL1、SSL2和SSL3。多个存储器单元MC1至MC8可分别连接到对应的字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8(在下文中可被称为字线WL至WL8)。地选择晶体管GST可连接到相应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2和BL3，地选择晶体管GST可连接到共源极线CSL。
具有相同高度的字线(例如，WL1)可被共同连接，地选择线GSL1至GSL3和串选择线SSL1至SSL3可被分开。在图14中，存储器块BLKi被示出为连接到八条字线WL1至WL8和三条位线BL1至BL3。然而，示例实施例不限于此。在一些示例实施例中，存储器单元阵列430可连接到任何数量的字线和位线。
返回参照图12，控制电路450可从存储控制器300接收命令信号CMD和地址信号ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器装置400a的擦除操作、编程操作和读取操作。
例如，控制电路450可基于命令信号CMD生成用于控制电压发生器470的控制信号CTL，并且基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路450可将行地址R_ADDR提供给地址解码器460，并且将列地址C_ADDR提供给数据输入/输出电路420。
在一个示例实施例中，地址解码器460通过串选择线SSL、多条字线WL和地选择线GSL连接到存储器单元阵列430。
在一个示例实施例中，电压发生器470基于控制信号CTL使用第一操作电压VOP1来生成用于非易失性存储器装置400a的操作的字线电压VWL。字线电压VWL通过地址解码器460被施加到多条字线WL。
在一个示例实施例中，页缓冲器电路410通过多条位线BL连接到存储器单元阵列430。页缓冲器电路410可包括多个页缓冲器。在示例性实施例中，一个页缓冲器可连接到一条位线。在其它示例性实施例中，一个页缓冲器可连接到两条或更多条位线。页缓冲器电路410可临时存储将被编程至选择的页中的数据或从选择的页读出的数据。页缓冲器电路410响应于从控制电路450接收的控制信号PCTL而被控制。
在一个示例实施例中，数据输入/输出电路420通过数据线DL连接到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可从存储控制器300接收编程数据DTA，并且基于从控制电路450接收的列地址C_ADDR将编程数据DTA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可基于从控制电路450接收的列地址C_ADDR将存储在页缓冲器电路410中的读取数据DTA提供给存储控制器300。
图15和图16分别是示出根据示例实施例的其上安装有存储装置的印刷电路板(PCB)的平面图和剖视图。
参照图15和图16，PCB10被示出为包括第一沟道图案CHP1、第二沟道图案CHP2、第三沟道图案CHP3和第四沟道图案CHP4。另外，PCB 10可包括包含多个连接端子的连接器240以及与连接器240对应的锯齿结构(indented structure)230。暴露的图案可形成在锯齿结构230的边缘上，并且当安装在主机100上时可连接到主机100的电导体。例如，形成在锯齿结构230的边缘上的图案可对应于存储装置200的接地节点，并且当安装在主机100上时，可连接到与主机100的接地节点对应的电导体。
PCB 10可包括主体层11、顶部保护层13和底部保护层15。PCB 10可包括布线单元，PCB 10上的布线单元可电连接到存储控制器300和非易失性存储装置400a至400k。PCB 10可通过其上安装有PCB 10的连接器240电连接到模块基底、系统板、主板等。
在主体层11中，多层或单层的布线单元可被形成，并且通过布线单元，PCB 10可电连接到存储控制器300和非易失性存储器装置400a至400k。顶部保护层13和底部保护层15可执行保护功能，并且可用阻焊剂形成。
另外，通常可通过将高分子材料(诸如，热固性树脂、环氧树脂或酚醛树脂(诸如，阻燃剂4(FR-4)、双马来酰亚胺三嗪(BT)和Ajinomoto堆积膜(ABF)))压制成特定厚度、将压制的产物形成薄层、在形成的薄层的两侧涂覆铜箔、并且通过图案化形成作为电信号传输路径的布线单元来实现主体层11。
另外，在一些示例实施例中，PCB 10可设置为在其一侧上形成布线的单层PCB，在其它示例实施例中，PCB 10可设置为在其两侧上形成布线的双层PCB。另外，薄层的数量可以是3个或更多个并可通过使用绝缘材料(诸如，预浸材料)来形成，并且可通过根据形成的薄层的数量形成3个或更多个布线层来实现包括多层布线的PCB。
PCB 10可以是其上安装有半导体封装件的基底，并且包括绝缘层和布线单元。布线单元可包括形成在绝缘层中的第一导电迹线CT1和第二导电迹线CT2，并且可包括穿过绝缘层并连接到第一导电迹线CT1的一个或多个第一导电过孔CV1、以及穿过绝缘层并连接到第二导电迹线CT2的一个或多个第二导电过孔CV2。
第一沟道图案CHP1可以是第一布线单元，并且可包括在第二方向D2上延伸的第一导电迹线CT1、在第三方向D3上延伸的第一导电过孔CV1以及形成在第一导电过孔CV1的顶侧上的第一导电垫CP1。
第二沟道图案CHP2可以是第二布线单元，并且可包括在第二方向D2上延伸的第二导电迹线CT2、在第三方向D3上延伸的第二导电过孔CV2以及形成在第二导电过孔CV2的顶侧上的第二导电垫CP2。
在一些示例实施例中，以菊花链(daisy chain)方式/拓扑形成的第二沟道图案CHP2在第一安装区域MR1和第二安装区域MR2中具有不同的布线长度的原因是因为：可能期望提供用于补偿第一安装区域MR1和第二安装区域MR2中的仅任何一个中的信号损耗的方法。
在一些示例性实施例中，第一安装区域MR1中的半导体封装件可电连接到第一沟道图案CHP1至第四沟道图案CHP4，第二安装区域MR2中的半导体封装件可电连接到第二沟道图案CHP2和第三沟道图案CHP3。
尽管为了便于描述，在图16中仅示出第一沟道图案CHP1和第二沟道图案CHP2，但是第一沟道图案CHP1和第四沟道图案CHP4可被配置为以点对点方式/拓扑彼此基本相同(或者可被配置为一个沟道图案组)，第二沟道图案CHP2和第三沟道图案CHP3可被配置为以菊花链方式/拓扑彼此基本相同(或者可被配置为另一个沟道图案组)。第二沟道图案CHP2和第三沟道图案CHP3可被形成为彼此面对并且彼此相邻，第一沟道图案CHP1和第四沟道图案CHP4可被形成为彼此面对，第二沟道图案CHP2和第三沟道图案CHP3位于第一沟道图案CHP1与第四沟道图案CHP4之间。换句话说，为了电路设计的容易性，由于第二沟道图案CHP2和第三沟道图案CHP3以菊花链方式/拓扑被形成，并且在其中间具有分支点，因此分支点可以以如上所述的布置形状被配置，使得分支点不与第一沟道图案CHP1和第四沟道图案CHP4重叠。
在图16中，第一沟道图案CHP1被示出为被形成在比第二沟道图案CHP2更靠近底部保护层15的层上。然而，第二沟道图案CHP2可被形成在比第一沟道图案CHP1更靠近底部保护层15的层上，并且在一些示例性实施例中，第一沟道图案CHP1和第二沟道图案CHP2也可被形成在同一层上。
存储控制器区域CR和第一安装区域MR1可包括第一沟道图案CHP1至第四沟道图案CHP4中包括的第一导电过孔CV1和第二导电过孔CV2以及第一导电垫CP1和第二导电垫CP2中的全部，第二安装区域MR2可仅包括第二沟道图案CHP2和第三沟道图案CHP3中包括的第一导电过孔CV1和第二导电过孔CV2以及第一导电垫CP1和第二导电垫CP2的一部分。
另外，PCB 10可包括与存储控制器区域CR相邻的电源区域PR。存储控制器区域CR和连接器240可通过导电图案261连接。
图17和图18分别是示出根据示例实施例的存储装置的平面图和剖视图。
参照图17和图18，提供了存储装置200a，在存储装置200a中，第一存储器封装件401可仅被安装在PCB 10的第一安装区域MR1中，第二存储器封装件402可仅被安装在PCB10的第二安装区域MR2中，第一沟道CH1和第四沟道CH4连接到第一存储器封装件401，第二沟道CH2和第三沟道CH3连接到第二存储器封装件402。
第一存储器封装件401和第二存储器封装件402中的每个可通过堆叠图1的存储系统的非易失性存储器装置400a至400k中的至少一些来形成。第一存储器封装件401可通过焊球SB11和SB12连接到第一沟道CH1和第二沟道CH2，第二存储器封装件402可通过焊球SB22连接到第二沟道CH2，存储控制器300可通过焊球SB31和SB32连接到第一沟道CH1和第二沟道CH2。
连接连接器240和存储控制器300的导电图案261和281可设置在PCB 10中。导电图案261可通过焊球SB33连接到存储控制器300。
图19是示出根据示例实施例的图1的存储系统的存储装置的示例的框图。
参照图19，存储装置200b可包括存储控制器300和封装件(PKG)400，封装件(PKG)400包括设置在PCB 10上的多个非易失性存储器装置(NVM)400a至400k。
存储控制器300和非易失性存储器装置400a至400k可通过传输线50彼此电连接。通过传输线50，存储控制器300可将命令信号和地址信号发送到非易失性存储器装置400a至400k，并且可与非易失性存储器装置400a至400k交换数据。传输线50可包括信号线361至36m和信号线355。
如上所讨论的，存储控制器300可包括第一延迟电路和第一寄存器，非易失性存储器装置400a至400k的至少一部分可包括第二延迟电路和第二寄存器。因此，存储控制器300可对数据信号进行延迟，使得数据信号的窗口的至少一些第一边沿通过彼此不同的第一偏斜偏移被去同步，并且可通过传输线50将延迟后的数据信号发送到非易失性存储器装置400a至400k之一。因此，存储控制器300可减少传输线50上的数据信号中发生的串扰。
存储装置200b还可包括作为PCB 10的一部分设置的导电图案，导电图案连接连接器240和存储控制器300。
尽管在图19中，存储装置200b被示出为包括存储控制器300和包括多个非易失性存储器装置400a至400k的封装件400，但是存储装置200b还可包括其它组件(诸如，电源电路和/或易失性存储器装置等)。
存储装置200b可包括基于闪存的数据存储介质(诸如，存储卡、智能卡、通用串行总线(USB)存储器、固态驱动器(SSD))。
封装件400可包括非易失性存储器装置400a至400k。如果非易失性存储器装置400a至400k以多堆叠芯片的形式被包含在封装件400中，则堆叠的非易失性存储器装置400a至400k通过相同的沟道连接到存储控制器300。
图20示出根据示例实施例的存储装置的操作的示例。
参照图3至图18和图20，提供了一种操作存储装置200的方法，存储装置200包括至少一个非易失性存储器装置(NVM)400a和用于控制至少一个非易失性存储器装置(NVM)400a的存储控制器300。
根据该方法，存储控制器300将第一偏斜偏移OFS1作为偏斜信息SKI存储在第一寄存器390中(操作S110)，第一偏斜偏移OFS1与将通过信号线361至36m被发送到至少一个非易失性存储器装置(NVM)400a的数据信号DQ1至DQm相关。
存储控制器300将偏斜信息SKI发送到至少一个非易失性存储器装置(NVM)400a(操作S120)。
至少一个非易失性存储器装置(NVM)400a将从存储控制器300接收的偏斜信息SKI存储在第二寄存器405中(操作S130)。
存储控制器300中的第一延迟电路370基于存储在第一寄存器390中的偏斜信息SKI，以不同的延迟量对原始数据信号DT1至DTm进行延迟，以输出数据信号DQ1至DQm。存储控制器300通过信号线361至36m和355将数据选通信号DQS和具有第一偏斜偏移的数据信号DQ1至DQm并行地发送到至少一个非易失性存储器装置(NVM)400a(操作S140)。
至少一个非易失性存储器装置(NVM)400a中的第二延迟电路480基于存储的偏斜信息SKI对数据信号进行对齐(操作S150)。例如，第二延迟电路480通过存储在第二寄存器405中的用于消除第一偏斜偏移的第二偏斜偏移对数据信号DQ1至DQm进行延迟，以对数据信号DQ1至DQm进行对齐，并且输出原始数据信号DT1至DTm。
至少一个非易失性存储器装置(NVM)400a中的采样电路490基于数据选通信号将对齐后的数据信号进行采样(操作S160)。例如，采样电路490基于数据选通信号DQS对原始数据信号DT1至DTm进行采样(操作S160)，并且将采样的数据信号提供给至少一个非易失性存储器装置(NVM)400a的内部。
在存储装置200的空闲时间间隔期间，存储控制器300执行训练以搜索用于最小化信号线361至36m上的训练模式之间发生的串扰的偏斜偏移，使得训练模式的眼窗增大(操作S170)，存储控制器300更新存储在第一寄存器390中的偏斜信息SKI(操作S175)。
存储控制器300将更新后的偏斜信息发送到至少一个非易失性存储器装置(NVM)400a(操作S180)，至少一个非易失性存储器装置(NVM)400a将更新后的偏斜信息存储在第二寄存器405中。
图21示出根据示例实施例的存储装置的操作的示例。
参照图3至图18、图20和图21，提供了一种操作存储装置200的方法，存储装置200包括至少一个非易失性存储器装置(NVM)400a和用于控制至少一个非易失性存储器装置(NVM)400a的存储控制器300。
图21的方法包括操作S200和操作S310、操作S320、操作S330、操作S340、操作S350、操作S360、操作S370、操作S375和操作S380，并且操作S310、操作S320、操作S330、操作S340、操作S350、操作S360、操作S370、操作S375和操作S380中的每个分别与图20中的操作S110、操作S120、操作S130、操作S140、操作S150、操作S160、操作S170、操作S175和操作S180基本相同。因此，为简明起见，对操作S310、操作S320、操作S330、操作S340、操作S350、操作S360、操作S370、操作S375和操作S380的详细描述将被省略。
存储控制器300执行自动数据训练(操作S200)。例如，存储控制器300通过经由信号线361至36m将训练模式发送到至少一个非易失性存储器装置(NVM)400a来执行训练，并且搜索用于最小化信号线361至36m上的训练模式中发生的串扰(即，最大化眼图)的偏斜偏移，使得训练模式的眼窗等于或大于参考值，并且基于训练的结果将偏斜偏移作为偏斜信息SKI存储在第一寄存器390中(操作S310)。
存储控制器300可对信号线361至36m上的训练模式顺序地执行训练，并且可基于顺序地执行的训练的结果将偏斜偏移作为偏斜信息SKI存储在第一寄存器390中。
例如，假设通过信号线361至36m将数据信号DQ1至DQm并行地发送到非易失性存储器装置(也被称为“至少一个半导体存储器装置”)。
由于数据信号DQ1至DQm的数量和信号线361至36m的数量对应于m，因此数据信号DQ1至DQm之间的偏斜偏移的分辨率被设置为360度/m＝A。
针对数据信号DQ1的训练模式的偏斜偏移被设置为“0”，针对数据信号DQ2的训练模式的偏斜偏移从“A”顺序地改变为“m*A”，并且使针对信号线362上的数据信号DQ2的训练模式的眼窗为最大值的偏斜偏移被存储在第一寄存器390中。
在数据信号DQ2的偏斜偏移被固定的情况下，针对数据信号DQ3的训练模式的偏斜偏移从“A”顺序地改变为“m*A”，并且使针对信号线363上的数据信号DQ3的训练模式的眼窗为最大值的偏斜偏移被存储在第一寄存器390中。
对数据信号DQ4至DQm顺序地执行上述处理，当数据信号DQ2至DQm的偏斜偏移被存储在第一寄存器390中时，训练结束。也就是说，数据信号DQ1至DQm的偏斜偏移可被顺序地确定，并且可被存储在第一寄存器390中。另外，可由图3中的处理器310测量训练模式相对于数据信号DQ2至DQm中的每个的眼窗。
当数据信号DQ1至DQm将被发送到非易失性存储器装置400a时，数据信号DQ1至DQm通过在训练中确定的偏斜偏移相对于彼此被去同步，因此可能在信号线361至36m上的数据信号DQ1至DQm中发生的串扰可被减少。
图22和图23是用于解释根据示例实施例的存储装置的操作的示图。
图22示出当图4中的存储控制器300不调整数据信号DQ1至DQm的偏斜偏移时从存储控制器300并行发送的数据信号DQ1至DQm的眼图。图23示出当图4中的存储控制器300调整数据信号DQ1至DQm的偏斜偏移时从存储控制器300并行发送的数据信号DQ1至DQm的眼图。
在图22和图23中，横轴表示时间，纵轴表示数据信号的电压电平。
参照图4、图22和图23注意到：存储控制器300调整数据信号DQ1至DQm的偏斜偏移使得数据信号DQ1至DQm被去同步的眼窗520大于存储控制器300不调整数据信号DQ1至DQm的偏斜偏移的眼窗510。例如，眼窗520的面积可大于眼窗510的面积。作为另一示例，眼窗520在x轴上的长度可大于眼窗510在x轴上的长度。
根据示例实施例，当存储控制器300调整并行传输的数据信号DQ1至DQm的偏斜偏移使得数据信号DQ1至DQm被去同步时，从存储控制器300输出的数据信号DQ1至DQm的信号完整性被增强。
图24示出根据示例实施例的图1的存储系统的易失性存储器装置250和图3的存储控制器中的易失性存储器接口360。
参照图24，易失性存储器接口360可通过多条信号线221至22q与易失性存储器装置250交换数据信号VDQ1至VDQq(q是大于3的整数)，并且可通过信号线231与易失性存储器装置400a交换数据选通信号DQS1。信号线221至22q和信号线231形成在PCB中，并且连接存储控制器300和易失性存储器装置250。因此，如参照图4所述，信号线221至22q之间的间隙被减小，如果信号线221至22q上的数据信号VDQ1至VDQq具有相同的边沿，则在信号线221至22q上的数据信号VDQ1至VDQq中可能发生串扰或由于串扰引起的噪声。
为了减少串扰，易失性存储器接口360包括第一延迟电路361和第一寄存器363，易失性存储器装置250包括第二延迟电路251和第二寄存器253。易失性存储器接口360可将与数据信号VDQ1至VDQm相关的偏斜偏移作为偏斜信息SKI1存储在第一寄存器363中，并且可将偏斜信息SKI1发送到易失性存储器装置250。
因此，易失性存储器接口360和易失性存储器装置250可有意地在数据信号VDQ1至VDQm之间生成偏斜，并且可减少信号线221至22q上的数据信号VDQ1至VDQ之间发生的串扰。易失性存储器装置250可包括具有连接到字线和位线的多个易失性存储器单元的存储器单元阵列(MCA)255。
根据示例实施例，包括延迟电路的存储控制器对将通过信号线被发送到半导体存储器装置的数据信号进行延迟，使得数据信号的第一边沿中的至少一些通过偏斜偏移被去同步，并且将数据信号发送到半导体存储器装置。半导体存储器装置接收与偏斜偏移相关的偏斜信息，并且通过基于偏斜信息消除偏斜偏移来对数据信号进行对齐。因此，存储装置可通过减少信号线上的数据信号中发生的串扰来增加信号完整性并增强性能。
图25是示出根据示例实施例的存储装置的框图。
参照图25，存储装置600可包括存储控制器700和非易失性存储器装置800。非易失性存储器装置800可被配置为在存储控制器700的控制下执行写入操作、读取操作或擦除操作。
存储控制器700可包括经由总线705连接的主机接口710、处理器720、易失性存储器装置(VM)730和非易失性存储器(NVM)接口740。
主机接口710可与外部主机通信，并且可将请求从主机传送到处理器720。处理器720可包括一个或多个微处理器，并且可控制存储控制器700的整体操作。处理器720可包括训练管理器(TRM)721和错误处理器(ERHND)723。训练管理器721和错误处理器723可以以处理器720的电路的形式和/或以可由电路执行的代码的形式来实现。
易失性存储器装置(VM)730可用作处理器720的工作存储器。易失性存储器装置730还可用作外部主机与非易失性存储器装置800之间的缓冲存储器或高速缓冲存储器。
非易失性存储器(NVM)接口740可响应于来自处理器720的请求进行操作。非易失性存储器接口740可通过控制线将命令CMD和地址ADDR发送到非易失性存储器装置800，并且可通过信号线与非易失性存储器装置800交换数据DTA和数据选通信号DQS。
非易失性存储器(NVM)接口740可包括ECC引擎741、第一延迟电路743和第一寄存器745。ECC引擎741执行与图3中的ECC引擎320的操作类似的操作，第一延迟电路743具有与图4中的第一延迟电路370类似的结构并执行与图4中的第一延迟电路370类似的操作，第一寄存器745具有与图4中的第一寄存器390类似的结构并执行与图4中的第一寄存器390类似的操作，因此为了简明起见，其重复描述被省略。
非易失性存储器装置800可包括存储器单元阵列(MCA)830、地址解码器860、页缓冲器电路810、数据输入/输出(I/O)电路820和控制电路850。
存储器单元阵列(MCA)830通过串选择线(未示出)、多条字线WL和地选择线(未示出)连接到地址解码器860。另外，存储器单元阵列830通过多条位线BL连接到页缓冲器电路810。存储单元阵列830包括连接到多条字线WL和多条位线BL的多个存储单元。
数据输入/输出电路820通过数据线DL连接到页缓冲器电路810。数据输入/输出电路820可包括第二延迟电路821和第二寄存器823。第二延迟电路821具有与图4中的第二延迟电路480类似的结构并执行与图4中的第二延迟电路480类似的操作，第二寄存器823具有与图4中的第二寄存器405类似的结构并执行与图4中的第二寄存器405类似的操作。
控制电路850可基于从非易失性存储器接口740接收的命令CMD和地址ADDR来控制非易失性存储器装置800的操作，数据I/O电路820与非易失性存储器接口740交换数据DTA和数据选通信号DQS。
图26是示出根据示例实施例的图25的存储装置的操作的流程图。
参照图25和图26，当存储装置600被启动或初始化时，处理器720(即，训练管理器721)可执行数据训练以存储偏斜偏移(操作S410)。例如，处理器720可通过信号线将训练模式发送到非易失性存储器装置800，可执行训练以搜索用于最小化信号线上的训练模式之间发生的串扰的偏斜偏移，并且可基于训练的结果将偏斜偏移作为偏斜信息存储在第一寄存器745中。训练序列可与参照图21描述的训练序列相同。
非易失性存储器接口740对数据信号进行延迟，使得写入数据中的数据信号通过偏斜偏移被去同步，并且将数据信号传送到非易失性存储器装置800。
存储控制器700从非易失性存储器装置800读取包括数据信号的数据(操作S420)。
处理器720确定读取数据的错误的数量是否大于第一阈值TV1(操作S430)。处理器720可通过使用ECC引擎741来检测读取数据的错误。
当错误的数量大于第一阈值TV1时(S430中的“是”)，处理器720(错误处理器723)确定错误是否包括由信号传输时序的变化引起的时序错误(操作S440)。例如，在第一延迟电路743的VCDL的延迟量被锁定(或固定)之后，第一延迟电路743的VCDL的延迟量可随着时间或者随着温度的改变而变化。处理器720可确定由延迟的变化(即，信号传输时序的变化)引起的定时错误是否存在。
当确定错误包括时序错误时(S440中的“是”)，处理器720可调整偏斜偏移(操作S450)。例如，处理器720可执行训练操作以调整偏斜偏移。调整后的偏斜偏移可作为更新后的偏斜信息被存储在第一寄存器745和第二寄存器823中。
当错误的数量不大于第一阈值TV1时(S430中的“否”)，或者当确定错误不包括定时错误时(S440中的“否”)，处理器720可终止图26的处理。
图27是示出根据示例实施例的存储系统的框图。
参照图27，存储系统1000可包括主机1100和存储装置1200。存储装置1200可通过包括多个连接端子的连接器1201连接到主机1100，并且可与主机1100通信。如参照图1所述，连接器1201可包括信号连接器和电力连接器。
主机1100包括应用1110、装置驱动器1120、主机控制器1130和缓冲随机存取存储器(RAM)1140。主机控制器1130包括命令(CMD)管理器1131、主机直接存储器存取(DMA)1132和电源管理器1133。
在操作中，系统级命令(例如，写入命令)由主机1100的应用1110和装置驱动器1120生成，然后被提供给主机控制器1130的命令管理器1131。命令管理器1131可用于生成使用装置驱动器1120提供给存储装置1200的对应的存储装置命令(即，与由存储系统1000实现的协议一致的对应的命令或命令集)。由命令管理器1131生成的命令还可被提供给主机DMA 1132，主机DMA 1132经由存储接口1101将命令发送到存储装置1200。
存储装置1200包括闪存装置(NVM)1210、装置控制器1230和缓冲随机存取存储器(RAM)1240。装置控制器1230可包括中央处理器(CPU)1231、装置DMA 1232、闪存DMA 1233、命令(CMD)管理器1234、缓冲管理器1235、闪存转换层(FTL)1236、闪存管理器1237以及电源电路(PSC)1238。电源电路1238可基于来自主机1100的电源电压VES生成操作电压。
闪存装置1210、装置控制器1230和缓冲RAM 1240可设置在PCB上。
从主机1100传送到存储装置1200的命令可经由连接器1201被提供给装置DMA1232。
然后，装置DMA 1232可将接收到的命令传送到命令管理器1234。命令管理器1234可用于分配缓冲RAM 1240中的存储器空间，以便经由缓冲管理器1235接收对应的写入数据。一旦存储装置1200准备好接收写入数据，命令管理器1234就可将传输“就绪”信号传送到主机1100。
在接收到传输就绪信号时，主机1100将把写入数据传送到存储装置1200。可使用主机DMA 1132和存储接口1101将写入数据发送到存储装置1200。然后，存储装置1200可使用装置DMA 1232和缓冲管理器1235将接收到的写入数据存储在缓冲RAM 1240中。然后可经由闪存DMA 1233将存储在缓冲RAM 1240中的写入数据提供给闪存管理器1237。闪存管理器1237可用于根据由闪存转换层1236从地址映射表得出的闪存装置1210的地址来对写入数据进行编程。
一旦写入数据的传送和编程完成，存储装置1200就可将响应发送到主机1100，通知主机1100写入命令已被成功执行。基于接收到的响应信号，主机1100向装置驱动器1120和应用1110指示命令完成，此后将终止与命令对应的操作的执行。
如上所述，主机1100和存储装置1200可经由数据段的数据线(例如，数据线DIN和DOUT)交换数据、对应的命令和/或(一个或多个)控制信号(例如，就绪信号和响应信号)。
根据示例实施例，装置控制器1230通过多条信号线与非易失性存储器装置(NVM)1210中的每个交换数据信号，闪存DMA 1233包括延迟电路和寄存器。闪存DMA 1233存储偏斜偏移，对数据信号进行延迟，使得数据信号的边沿中的至少一些通过偏斜偏移被去同步，并且将数据信号传送到非易失性存储器装置1210中的每个。因此，存储装置1200可减少在连接装置控制器1230和非易失性存储器装置1210中的每个的信号线中发生的串扰，并且可增加信号完整性。
可使用各种封装类型或封装配置来封装根据示例实施例的存储装置或存储系统。
本公开可应用于包括存储装置的各种电子装置。
前述是示例实施例的说明，并且不应被解释为对示例实施例的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离本公开的新颖性教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有这样的修改意在被包括在如权利要求书中确定的本公开的范围内。

Claims (20)

1.一种存储装置，包括：
至少一个半导体存储器装置，被配置为基于数据选通信号和多个数据信号接收写入数据，并且被配置为基于数据选通信号和所述多个数据信号输出读取数据；和
存储控制器，被配置为：通过多条信号线将数据选通信号和所述多个数据信号并行地发送到所述至少一个半导体存储器装置，
其中，存储控制器包括第一延迟电路，第一延迟电路被配置为：对所述多个数据信号进行延迟，使得所述多条信号线上的所述多个数据信号的窗口的至少一些边沿通过彼此不同的第一偏斜偏移被去同步。
2.根据权利要求1所述的存储装置，其中，
存储控制器还包括第一寄存器，第一寄存器被配置为存储作为偏斜信息的第一偏斜偏移；
所述多个数据信号中的每个具有由第一边沿和第二边沿限定的窗口；
所述至少一些边沿对应于第一边沿的一部分；并且
第一偏斜偏移对应于所述多个数据信号的第一边沿的差异，并且第一边沿的差异减少了在所述多条信号线上的所述多个数据信号之间发生的串扰，使得所述多个数据信号的眼窗等于或大于参考值。
3.根据权利要求2所述的存储装置，其中，当所述存储装置被启动或初始化时，存储控制器被配置为：
通过所述多条信号线将训练模式发送到所述至少一个半导体存储器装置；
基于发送的训练模式，执行训练以搜索用于最小化在所述多条信号线上的训练模式之间发生的串扰的偏斜偏移作为第一偏斜偏移；和
基于训练的结果，将第一偏斜偏移作为偏斜信息存储在第一寄存器中。
4.根据权利要求3所述的存储装置，其中，存储控制器被配置为：通过对所述多条信号线上的训练模式顺序地执行训练来搜索偏斜偏移。
5.根据权利要求1所述的存储装置，其中，存储控制器被配置为：通过使用设置特征命令、模式寄存器设置和测试模式寄存器设置中的至少一个来将包括第一偏斜偏移的偏斜信息发送到所述至少一个半导体存储器装置，并且
其中，所述至少一个半导体存储器装置包括第二延迟电路，第二延迟电路被配置为接收偏斜信息，并且被配置为基于偏斜信息通过用于消除第一偏斜偏移的第二偏斜偏移对所述多个数据信号进行延迟，以提供原始数据信号。
6.根据权利要求5所述的存储装置，所述至少一个半导体存储器装置还包括采样电路，采样电路被配置为基于数据选通信号对原始数据信号进行采样。
7.根据权利要求1所述的存储装置，其中，所述至少一个半导体存储器装置包括非易失性存储器装置，并且
其中，存储控制器还包括：
处理器，被配置为控制存储控制器的整体操作；和
非易失性存储器接口，被配置为基于处理器的控制与非易失性存储器装置接口连接，非易失性存储器接口包括第一延迟电路和第一寄存器。
8.根据权利要求7所述的存储装置，其中，
所述多个数据信号中的每个具有由第一边沿和第二边沿限定的窗口；
所述至少一些边沿对应于第一边沿的一部分；
第一寄存器被配置为存储作为偏斜信息的第一偏斜偏移；并且
第一偏斜偏移对应于所述多个数据信号的第一边沿的差异，并且第一边沿的差异减少了在所述多条信号线上的所述多个数据信号之间发生的串扰，使得所述多个数据信号的眼窗等于或大于参考值。
9.根据权利要求7所述的存储装置，其中，当所述存储装置被启动或初始化时，存储控制器被配置为：
通过所述多条信号线将训练模式发送到所述至少一个半导体存储器装置；
基于发送的训练模式，执行训练以搜索用于最小化在所述多条信号线上的训练模式之间发生的串扰的偏斜偏移作为第一偏斜偏移；和
基于训练的结果，将第一偏斜偏移作为偏斜信息存储在第一寄存器中。
10.根据权利要求9所述的存储装置，其中，
处理器被配置为在非易失性存储器装置的空闲时间间隔期间执行训练以更新偏斜信息，并且被配置为将更新后的偏斜信息发送到非易失性存储器装置。
11.根据权利要求7所述的存储装置，其中，第一延迟电路包括：
相位检测器，被配置为检测输入到第一延迟电路的每个输入数据信号与所述多个数据信号中的对应一个之间的相位差，并且被配置为基于相位差输出上信号和下信号；
电荷泵，被配置为：基于上信号和下信号执行充电/放电操作，以输出控制电压；和
压控延迟线，被配置为：基于控制电压调整输入数据信号的延迟量，以输出所述多个数据信号中的对应一个。
12.根据权利要求7所述的存储装置，其中，
非易失性存储器接口包括多个发送锁存器；
所述多个发送锁存器中的每个被配置为：与通过第一偏斜偏移对时钟信号进行延迟而生成的延迟时钟信号中的对应一个同步地锁存所述多个数据信号中的对应一个；并且
第一延迟电路被配置为基于存储在第一寄存器中的偏斜信息通过第一偏斜偏移对时钟信号进行延迟。
13.根据权利要求7所述的存储装置，其中，非易失性存储器装置包括：
存储器单元阵列，存储器单元阵列包括多个存储器块，每个存储器块包括连接到字线和位线的多个非易失性存储器单元；
数据输入/输出电路，被配置为通过所述多条信号线从存储控制器接收将被编程到存储器单元阵列中的写入数据，并且被配置为通过所述多条信号线将读取数据从存储器单元阵列提供给存储控制器；和
控制电路，被配置为控制数据输入/输出电路。
14.根据权利要求13所述的存储装置，其中，数据输入/输出电路包括：
第二寄存器，被配置为接收偏斜信息并且存储偏斜信息；和
第二延迟电路，被配置为基于偏斜信息通过用于消除第一偏斜偏移的第二偏斜偏移对所述多个数据信号进行延迟，以提供原始数据信号。
15.根据权利要求13所述的存储装置，其中，所述多个存储器块中的至少一个包括NAND串，NAND串包括顺序地堆叠在基底上的所述多个非易失性存储器单元的至少一部分。
16.根据权利要求1至权利要求15中的任意一项所述的存储装置，其中，所述至少一个半导体存储器装置包括易失性存储器装置，易失性存储器装置具有连接到字线和位线的多个易失性存储器单元。
17.根据权利要求1至权利要求15中的任意一项所述的存储装置，其中，存储控制器和所述至少一个半导体存储器装置设置在印刷电路板上，并且
其中，所述多条信号线设置在印刷电路板中，并且连接存储控制器和所述至少一个半导体存储器装置。
18.一种操作存储装置的方法，其中，所述存储装置包括存储控制器和至少一个半导体存储器装置，存储控制器被配置为控制所述至少一个半导体存储器装置，所述方法包括：
由存储控制器在通过信号线将训练模式发送到所述至少一个半导体存储器装置时执行训练，以搜索用于最小化在信号线之间发生的串扰的第一偏斜偏移；
由存储控制器基于训练的结果将第一偏斜偏移作为偏斜信息存储在存储控制器中的寄存器中；
由存储控制器将偏斜信息发送到所述至少一个半导体存储器装置，
由存储控制器的第一延迟电路对数据信号进行延迟，使得数据信号的至少一些第一边沿通过第一偏斜偏移被去同步；
由存储控制器通过信号线将延迟后的数据信号和数据选通信号发送到所述至少一个半导体存储器装置；和
由所述至少一个半导体存储器装置的第二延迟电路基于偏斜信息，通过用于消除第一偏斜偏移的第二偏斜偏移对数据信号进行延迟，以提供原始数据信号。
19.根据权利要求18所述的方法，其中，存储控制器被配置为通过对信号线上的训练模式顺序地执行训练来搜索偏斜偏移。
20.一种存储装置，包括：
至少一个非易失性存储器装置，被配置为基于数据选通信号和多个数据信号接收写入数据，并且被配置为基于数据选通信号和所述多个数据信号输出读取数据；和
存储控制器，被配置为通过多条信号线将数据选通信号和所述多个数据信号并行地发送到所述至少一个非易失性存储器装置，
其中，
所述多个数据信号中的每个具有由第一边沿和第二边沿限定的窗口；
存储控制器包括第一延迟电路，第一延迟电路被配置为：对所述多个数据信号进行延迟，使得所述多个数据信号的至少一些边沿通过彼此不同的第一偏斜偏移被去同步；
存储控制器被配置为：将包括第一偏斜偏移的偏斜信息发送到所述至少一个非易失性存储器装置；并且
所述至少一个非易失性存储器装置包括第二延迟电路，第二延迟电路被配置为接收偏斜信息，并且被配置为基于偏斜信息通过用于消除第一偏斜偏移的第二偏斜偏移对所述多个数据信号进行延迟，以提供原始数据信号。
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