CN115995250A - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

半导体存储器装置和操作半导体存储器装置的方法 Download PDF

Info

Publication number
CN115995250A
CN115995250A CN202211267255.5A CN202211267255A CN115995250A CN 115995250 A CN115995250 A CN 115995250A CN 202211267255 A CN202211267255 A CN 202211267255A CN 115995250 A CN115995250 A CN 115995250A
Authority
CN
China
Prior art keywords
data
semiconductor memory
memory device
clock signal
integer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211267255.5A
Other languages
English (en)
Inventor
张晋熏
金经纶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220040041A external-priority patent/KR20230056552A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115995250A publication Critical patent/CN115995250A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

提供半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列以及多个数据输入/输出(I/O)引脚。所述多个数据I/O引脚被配置为接收将被存储在存储器单元阵列中的写入数据或输出存储在存储器单元阵列中的读取数据。所述半导体存储器装置被配置为执行突发操作，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据I/O引脚而被输入或输出。所述多个数据I/O引脚的数量对应于不是二的乘方的整数。表示突发操作的单位的突发长度对应于不是二的乘方的整数。

Description

半导体存储器装置和操作半导体存储器装置的方法
本申请要求于2021年10月20日提交到韩国知识产权局(KIPO)的第10-2021-0140424号韩国专利申请的优先权和于2022年3月31日提交到韩国知识产权局(KIPO)的第10-2022-0040041号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
示例实施例总体涉及半导体集成电路，并更具体地涉及半导体存储器装置和操作半导体存储器装置的方法。
背景技术
半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存)和易失性存储器装置(诸如，动态随机存取存储器(DRAM))。易失性存储器装置的高速操作和成本效益使易失性存储器装置被用于系统存储器是可行的。
最近，半导体存储器装置的集成度和容量正在增大，并且数据传送速率也正在增大。因而，针对每个存储器存取传送的位的总数量可增加，并且附加的输入/输出(I/O)引脚或线路和对应的模块/板信号迹线和连接器引脚可被需要。然而，附加的I/O引脚可增大总存储器装置成本。因此，在不过度增加I/O引脚的数量的情况下，用于发送更多个位的技术已经被研究。
发明内容
在不过度增大成本的情况下，本公开的至少一个示例实施例提供一种能够提高或增强带宽和信号完整性特性的半导体存储器装置。
本公开的至少一个示例实施例提供一种操作半导体存储器装置的方法。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列以及多个数据输入/输出(I/O)引脚。所述多个数据I/O引脚被配置为接收将被存储在存储器单元阵列中的写入数据或输出存储在存储器单元阵列中的读取数据。半导体存储器装置被配置为执行突发操作，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据I/O引脚而被输入或输出。所述多个数据I/O引脚的数量对应于不是二的乘方的整数。表示突发操作的单位的突发长度对应于不是二的乘方的整数。
根据示例实施例，一种操作半导体存储器装置的方法包括接收写入命令或读取命令。所述方法包括执行以下操作中的至少一个：写入数据被存储在存储器单元阵列中的数据写入操作；或存储在存储器单元阵列中的读取数据从存储器单元阵列被取得的数据读取操作，其中，执行的步骤基于写入命令或读取命令。在数据写入操作期间，写入数据通过多个数据输入/输出(I/O)引脚而被接收。在数据读取操作期间，读取数据通过所述多个数据输入/输出(I/O)引脚而被输出。接收写入数据的操作和/或输出读取数据的操作基于突发操作而被执行，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据I/O引脚而被输入或输出。所述多个数据I/O引脚的数量对应于不是二的乘方的整数。表示突发操作的单位的突发长度对应于不是二的乘方的整数。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、多个数据输入/输出(I/O)引脚、数据处理路径以及时钟分频器。所述多个数据I/O引脚被配置为接收将被存储在存储器单元阵列中的写入数据或输出存储在存储器单元阵列中的读取数据。数据处理路径在存储器单元阵列与所述多个数据I/O引脚之间。时钟分频器被配置为基于第一命令时钟信号来生成第二命令时钟信号。写入数据被存储在存储器单元阵列中的数据写入操作基于写入命令而被执行，或者存储在存储器单元阵列中的读取数据从存储器单元阵列被取得的数据读取操作基于读取命令而被执行。接收写入数据的操作和/或输出读取数据的操作基于突发操作而被执行，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据I/O引脚而被输入或输出。所述多个数据I/O引脚的数量对应于不是二的乘方的整数。表示突发操作的单位的突发长度对应于不是二的乘方的整数，并且对应于三的倍数的整数。所述单个数据集中的所述多个数据位包括与写入数据或读取数据对应的第一数据位。第一数据位的数量对应于作为二的乘方的整数。存储器单元阵列、数据处理路径和所述多个数据I/O引脚被配置为基于数据时钟信号和第二命令时钟信号进行操作。时钟分频器的分频比对应于不是二的乘方的整数并且，对应于三的倍数的整数。时钟分频器的分频比对应于不是二的乘方的整数并且，对应于作为三的倍数的整数。
在根据示例实施例的半导体存储器装置和操作所述半导体存储器装置的方法中，突发长度和数据I/O引脚的数量两者可被实现为对应于不是二的乘方的整数。即使突发长度和数据I/O引脚的数量两者对应于不是二的乘方的整数，将被写入或读取的实际数据也可被实现为包括与二的乘方的整数对应的多条信息(例如，数据位)。另外，写入或读取实际数据所需的附加数据，或将被丢弃的虚设数据还可被包括在所述单个数据集中。因此，在不过度增大成本的情况下，半导体存储器装置可具有提高或增强的带宽和信号完整性特性。
附图说明
从下面的结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。
图1是示出根据示例实施例的半导体存储器装置的框图。
图2是用于描述根据示例实施例的在半导体存储器装置中执行的突发操作的示图。
图3是示出根据示例实施例的包括半导体存储器装置的存储器系统的框图。
图4是示出图1的半导体存储器装置的示例的框图。
图5、图6、图7、图8、图9A、图9B、图9C、图10和图11是用于描述根据示例实施例的半导体存储器装置的操作的示图。
图12是示出根据示例实施例的半导体存储器装置的框图。
图13是示出图12的半导体存储器装置的示例的框图。
图14、图15A、图15B、图16A和图16B是用于描述根据示例实施例的半导体存储器装置的操作的示图。
图17和图18是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
图19是示出根据示例实施例的可在存储器系统中采用的存储器模块的示例的框图。
图20是示出根据示例实施例的存储器系统的示例的框图。
图21是示出根据示例实施例的包括存储器模块的电子系统的框图。
具体实施方式
将参照附图更全面地描述各种示例实施例，在附图中示出了实施例。然而，本公开可以以许多不同的形式体现，并且不应被解释为限于在此阐述的实施例。贯穿本申请，相同的参考标号表示相同的元件。
图1是示出根据示例实施例的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、数据处理路径120和多个数据输入/输出(I/O)引脚130。
存储器单元阵列110存储数据。例如，存储器单元阵列110可包括用于存储数据的多个存储器单元。
在一些示例实施例中，半导体存储器装置100可以是易失性存储器装置。例如，半导体存储器装置100可以是动态随机存取存储器(DRAM)，并且存储器单元阵列110可包括多个动态存储器单元。
多个数据I/O引脚130(例如，多个数据I/O引脚DQ)接收将被存储在存储器单元阵列110中的写入数据WDAT，或者输出存储在存储器单元阵列110中(并从存储器单元阵列110取得)的读取数据RDAT。例如，引脚可以是接触垫或接触引脚，但示例实施例不限于此。
数据处理路径120可被设置在或位于存储器单元阵列110与多个数据I/O引脚130之间，并且可执行用于将写入数据WDAT存储在存储器单元阵列110中的数据处理或用于输出读取数据RDAT的数据处理。
存储器单元阵列110、数据处理路径120和多个数据I/O引脚130可基于数据时钟信号WCK来操作。
半导体存储器装置100可执行数据写入操作或数据读取操作。例如，当写入命令从半导体存储器装置100外部(例如，从外部存储器控制器)被接收到时，半导体存储器装置100可执行写入数据WDAT基于写入命令被存储在存储器单元阵列110中的数据写入操作，并且在数据写入操作期间，写入数据WDAT可通过多个数据I/O引脚130而被接收。当读取命令从外部被接收到时，半导体存储器装置100可执行存储在存储器单元阵列110中的读取数据RDAT基于读取命令被取得的数据读取操作，并且在数据读取操作期间，读取数据RDAT可通过多个数据I/O引脚130而被输出。
半导体存储器装置100可执行基于从外部(例如，从外部存储器控制器)接收的单个命令包括多个数据位的单个数据集DS通过多个数据I/O 130引脚被输入或输出的突发操作。
在数据写入操作期间接收写入数据WDAT的操作和在数据读取操作期间输出读取数据RDAT的操作可基于突发操作而被执行。例如，单个数据集DS可包括写入数据WDAT或读取数据RDAT。例如，基于单个写入命令，包括写入数据WDAT的单个数据集DS可通过多个数据I/O引脚130而被输入。例如，基于单个读取命令，包括读取数据RDAT的单个数据集DS可通过多个数据I/O引脚130而被输出。
在根据示例实施例的半导体存储器装置100中，多个数据I/O引脚130的数量(或量)可对应于不是二的乘方的整数(例如，除二的乘方之外的整数)，并且表示突发操作的单位的突发长度可对应于不是二的乘方的整数，这将参照图2被描述。
图2是用于描述根据示例实施例的在半导体存储器装置中执行的突发操作的示图。
参照图2，在突发操作期间基于单个命令通过多个数据I/O引脚DQ被输入或输出的单个数据集DS的示例被示出。
突发操作表示通过顺序地增大和/或减小从存储器控制器(例如，图3中的存储器控制器20)提供给半导体存储器装置的初始地址来将大量的数据写入半导体存储器装置(例如，图1的半导体存储器装置100)中和/或从半导体存储器装置(例如，图1的半导体存储器装置100)读取大量数据的操作。突发操作的基本单位可被表示为突发长度BL。
图2示出多个数据I/O引脚DQ包括第一数据I/O引脚至第m+1数据I/O引脚DQ0、DQ1、……、DQm(例如，(m+1)个数据I/O引脚，其中，m是大于或等于二的自然数)的示例。另外，图2示出突发长度BL是(n+1)的示例，其中，n是大于或等于四的自然数。
单个数据集DS可包括多个数据位BL0、BL1、BL2、BL3、……、BLn。多个数据位BL0至BLn的总数量可对应于通过将数据I/O引脚DQ0至DQm的数量与突发长度BL相乘而获得的值(例如，(m+1)×(n+1))，并且可表示基于单个命令被一次发送(例如，输入或输出)的信息的单位。
在突发操作期间，数据位BL0至BLn可基于数据时钟信号WCK通过数据I/O引脚DQ0至DQm而被顺序地输入或输出。例如，(m+1)个数据位BL0可通过(m+1)个数据I/O引脚DQ0至DQm被同时地输入或输出。接下来，(m+1)个数据位BL1可通过(m+1)个数据I/O引脚DQ0至DQm而被同时地输入或输出。此后，(m+1)个数据位BL2可通过(m+1)个数据I/O引脚DQ0至DQm而被同时地输入或输出。此后，(m+1)个数据位BL3可通过(m+1)个数据I/O引脚DQ0至DQm而被同时地输入或输出。最后，(m+1)个数据位BLn可通过(m+1)个数据I/O引脚DQ0至DQm而被同时地输入或输出。结果，与突发长度BL对应的(n+1)个数据位BL0至BLn可通过一个数据I/O引脚(例如，通过数据I/O引脚DQ0)而被顺序地输入或输出。
在根据示例实施例的半导体存储器装置100中，数据I/O引脚DQ0至DQm的数量(例如，(m+1))可对应于不是二的乘方的整数。另外，突发长度BL(例如(n+1))可对应于不是二的乘方的整数。例如，数据I/O引脚DQ0至DQm的数量和突发长度BL中的至少一个可对应于作为三的倍数的整数。
如参照图1所描述的，单个数据集DS可包括写入数据WDAT或读取数据RDAT。在这种情况下，包括在单个数据集DS中的多个数据位BL0至BLn可包括与写入数据WDAT或读取数据RDAT对应的第一数据位。例如，第一数据位可表示实际将被写入或读取的实际数据(例如，用户数据等)。例如，第一数据位的数量可对应于作为二的乘方(即，2N，其中，N是正整数)的整数。
在一些示例实施例中，单个数据集DS还可包括与写入数据WDAT或读取数据RDAT相关联或相关的附加数据。在这种情况下，包括在单个数据集DS中的多个数据位BL0至BLn还可包括除第一数据位之外的第二数据位，并且第二数据位可对应于附加数据。例如，附加数据可包括写入或读取实际数据所需的数据总线翻转(DBI)信息、纠错码(ECC)信息(例如，奇偶校验位)和元数据中的至少一个，但示例实施例不限于此。例如，第二数据位的数量可对应于作为二的乘方的整数。
在其他示例实施例中，单个数据集DS还可包括与写入数据WDAT或读取数据RDAT无关(或独立于写入数据WDAT或读取数据RDAT)的虚设数据。在这种情况下，包括在单个数据集DS中的多个数据位BL0至BLn还可包括除第一数据位之外的第二数据位，并且第二数据位可对应于虚设数据。例如，虚设数据可表示在不用于写入或读取实际数据的情况下丢弃的数据。例如，第二数据位的数量可对应于作为二的乘方的整数。
在一些示例实施例中，即使第一数据位的数量和第二数据位的数量两者对应于作为二的乘方的整数，包括第一数据位和第二数据位的多个数据位BL0至BLn的数量(例如，(m+1)×(n+1))也可对应于不是二的乘方的整数。
常规地，为了在突发操作期间发送与二的乘方的整数对应的多条信息(例如，数据位)，突发长度和数据I/O引脚的数量中的全部或至少一个被实现为对应于作为二的乘方的整数。例如，2x个数据位通过将突发长度和数据I/O引脚的数量分别实现为2y和2z，基于单个命令而被一次传送，其中，x、y和z中的每个是自然数并且x＝y+z。
为了提高或增强半导体存储器装置的带宽，增加突发长度或数据I/O引脚的数量可以是必需的。然而，如果上面描述的常规方案被使用，则因为突发长度和数据I/O引脚的数量中的全部或至少一个应被实现为对应于作为二的乘方的整数，所以在实施方式中存在困难。例如，如果突发长度加倍，则可发生信号完整性特性由于缺少数据窗口而严重退化或劣化的问题。例如，如果数据I/O引脚的数量加倍，则可存在制造成本被过度增大的问题。
在根据示例实施例的半导体存储器装置100中，突发长度和数据I/O引脚的数量两者可被实现为对应于不是二的乘方的整数。即使突发长度和数据I/O引脚的数量两者对应于不是二的乘方的整数，将被写入或读取的实际数据也可被实现为包括与二的乘方的整数对应的多条信息(例如，数据位)。另外，写入或读取实际数据所需的附加数据或将被丢弃的虚设数据还可被包括在单个数据集DS中。因此，半导体存储器装置100可在不过度增大成本的情况下具有提高的或增强的带宽和信号完整性特性。
例如，即使突发长度和数据I/O引脚的数量不分别对应于2y和2z，通过将突发长度与数据I/O引脚的数量相乘而获得的与2x对应的值也可被实现，使得2x信息(例如，数据位)被发送。对于另一示例，如果必需，则2x信息可通过丢弃一些位而被实现。可选地，当总共2x+a的信息与包括DBI信息、ECC信息和/或元数据的附加数据一起被发送时，即使突发长度与数据I/O引脚的数量不分别对应于2y和2z，通过将突发长度与数据I/O引脚的数量相乘而获得的与2x+a对应的值也可被实现，其中，a是自然数。
图3是示出根据示例实施例的包括半导体存储器装置的存储器系统的框图。
参照图3，存储器系统10包括存储器控制器20和半导体存储器装置40。存储器系统10还可包括将存储器控制器20与半导体存储器装置40电连接的多条信号线30。
半导体存储器装置40由存储器控制器20控制。例如，基于来自主机装置(未示出)的请求，存储器控制器20可将数据存储(例如，写入或编程)在半导体存储器装置40中，或者可从半导体存储器装置40取得(例如，读取或感测)数据。
多条信号线30可包括控制线、命令线、地址线、数据输入/输出(I/O)线和电力线。存储器控制器20可经由命令线、地址线和控制线将命令CMD、地址ADDR和控制信号CTRL发送到半导体存储器装置40，可经由数据I/O线与半导体存储器装置40交换数据DAT，并且可经由电力线将电源电压PWR发送到半导体存储器装置40。虽然图3中未示出，但是多条信号线30还可包括用于发送数据选通信号(DQS)信号的DQS线。
半导体存储器装置40可以是根据示例实施例的半导体存储器装置。例如，如参照图1和图2所描述的，半导体存储器装置40包括数据I/O引脚，数据I/O引脚的数量对应于非二的乘方的整数，并且数据I/O引脚可连接到数据I/O线以接收或输出数据DAT。数据DAT可包括用于执行突发操作的数据集，并且数据集的突发长度可对应于不是二的乘方的整数。
在一些示例实施例中，信号线30的至少一部分或全部可被称为通道。在此使用的术语“通道”可表示包括用于发送数据DAT的数据I/O线的信号线。然而，示例实施例不限于此，并且通道还可包括用于发送命令CMD的命令线和/或用于发送地址ADDR的地址线。
图4是示出图1的半导体存储器装置的示例的框图。
参照图4，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑电路230、行地址复用器(RA MUX)240、刷新计数器245、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)门控电路290、数据I/O缓冲器295和/或数据I/O引脚299。例如，半导体存储器装置200可以是DRAM。
存储器单元阵列300可包括第一存储体阵列310至第八存储体阵列380(例如，第一存储体阵列至第八存储体阵列310、320、330、340、350、360、370和380)。行解码器260可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h。列解码器270可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h。感测放大器单元285可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。
第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个可包括多条字线WL、多条位线BTL和形成在字线WL和位线BTL的交叉点处的多个存储器单元MC。
虽然图4示出包括八个存储体的半导体存储器装置200，但是半导体存储器装置200可包括任何数量的存储体；例如，一个、两个、四个、八个、十六个或三十二个存储体，或者一个与三十二个之间的任何数量。
地址寄存器220可从存储器控制器(例如，图3中的存储器控制器20)接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑电路230，可将接收到的行地址ROW_ADDR提供给行地址复用器240，并且可将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑电路230可响应于存储体地址BANK_ADDR来生成存储体控制信号。与存储体地址BANK_ADDR对应的第一存储体行解码器260a至第八存储体行解码器260h中的一个可响应于存储体控制信号而被激活，并且与存储体地址BANK_ADDR对应的第一存储体列解码器270a至第八存储体列解码器270h中的一个可响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR输出为行地址RA。从行地址复用器240输出的行地址RA可被施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中激活的存储体行解码器可对从行地址复用器240输出的行地址RA进行解码，并且可激活与行地址RA对应的字线WL。例如，激活的存储体行解码器可生成字线驱动电压，并且可将字线驱动电压施加到与行地址RA对应的字线WL。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可暂时地存储接收到的列地址COL_ADDR。在一些示例实施例中，在执行突发操作的突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR增大的列地址。列地址锁存器250可将暂时地存储或生成的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的激活的存储体列解码器可对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可控制I/O门控电路290以输出与列地址COL_ADDR对应的数据。
I/O门控电路290可包括用于门控输入/输出数据的电路系统。I/O门控电路290还可包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器，并且还可包括用于将数据写入第一存储体阵列310至第八存储体阵列380的写入控制器件。
从第一存储体阵列310至第八存储体阵列380中的一个读取的数据DAT可由连接到数据DAT将被从其读取的该一个存储体阵列的感测放大器感测，并且可被存储在读取数据锁存器中。存储在读取数据锁存器中的数据DAT可经由数据I/O缓冲器295和数据I/O引脚299而被提供给存储器控制器。
将被写入第一存储体阵列310至第八存储体阵列380中的一个的数据DAT可经由数据I/O缓冲器295和数据I/O引脚299从存储器控制器被提供。接收到的数据DAT可被提供给I/O门控电路290，并且I/O门控电路290可通过写入驱动器将数据DAT写入一个存储体阵列中的目标页的子页。
在半导体存储器装置200的写入操作中，数据I/O缓冲器295可从存储器控制器接收数据DAT，并且可将接收到的数据DAT提供给I/O门控电路290，在半导体存储器装置200的读取操作中，可将数据DAT从I/O门控电路290提供给存储器控制器。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200以执行写入操作和/或读取操作的控制信号。控制逻辑电路210可包括对从存储器控制器接收到的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。在一些示例实施例中，在此描述为正由控制逻辑电路210执行的操作可由处理电路系统执行。例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、片选信号等进行解码而生成与命令CMD对应的控制信号。
存储器单元阵列300可对应于图1中的存储器单元阵列110。感测放大器单元285、I/O门控电路290和数据I/O缓冲器295等可对应于图1中的数据处理路径120。数据I/O引脚299可对应于图1中的多个数据I/O引脚130。存储器单元阵列300、数据I/O缓冲器295和数据I/O引脚299可基于数据时钟信号WCK来操作。虽然未详细示出，但感测放大器单元285、I/O门控电路290等也可基于数据时钟信号WCK来操作。例如，数据时钟信号WCK可从存储器控制器被接收，或者可被内部地生成在半导体存储器装置200中。
图5、图6、图7、图8、图9A、图9B、图9C、图10和图11是用于描述根据示例实施例的半导体存储器装置的操作的示图。
参照图5，突发操作中的示例被示出。在图5的示例中，多个命令CMD1、CMD2和CMD3可被连续地或顺序地接收，因此与多个命令CMD1至CMD3对应的多个数据集DS1、DS2、DS3可被连续地或顺序地接收。另外，tCCD可表示两个连续命令之间所需的最小时间间隔。
例如，当多个命令CMD1至CMD3是写入命令时，包括写入数据的多个数据集DS1至DS3可通过多个数据I/O引脚而被连续地输入，并且数据写入操作可基于写入命令和写入数据而被执行。例如，当多个命令CMD1至CMD3是读取命令时，数据读取操作可基于读取命令而被执行以获得读取数据，并且包括读取数据的多个数据集DS1至DS3可通过多个数据I/O引脚而被连续地输出。
参照图6，突发长度和数据I/O引脚的数量两者被实现为对应于作为二的乘方的整数的常规(或现有)示例被示出。例如，图6示出基于单个命令(例如，图5中的命令CMD1)被输入或输出的单个数据集(例如，图5中的数据集DS1)的示例。
在图6的示例中，突发长度可以是24＝16，数据I/O引脚DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6和DQ7的数量可以是23＝8，因此单个数据集可包括16×8＝128个数据位BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11、BL12、BL13、BL14和BL15。另外，用于附加信息的一个数据掩码翻转(DMI)I/O引脚可被附加地形成，并且单个数据集还可包括通过DMI I/O引脚接收的16个DBI位DBI0、DBI1、DBI2、DBI3、DBI4、DBI5、DBI6、DBI7、DBI8、DBI9、DBI10、DBI11、DBI12、DBI13、DBI14和DBI15。例如，如参照图2所描述的，单个数据集还可包括与写入数据WDAT或读取数据RDAT相关联的附加数据，并且DBI位DBI0至DBI15可对应于包括在附加数据中的DBI信息。
因此，在图6的示例中，基于单个命令被发送的单个数据集可包括通过总共9(＝8+1)个I/O引脚传送的总共144(＝128+16)个位。
另外，在图6的示例中，数据位BL0至BL15和DBI位DBI0至DBI15可基于数据时钟信号WCKc而被输入或输出，并且数据传输操作可基于四倍数据速率(QDR)方案而被执行，在四倍数据速率(QDR)方案中在数据时钟信号WCKc的一个时段(或周期)tCKc期间四个位被发送。因此，数据时钟信号WCKc的四个时段可在tCCD内被重复(例如，tCCD＝4×tCKc)，并且16的突发长度可被实现。
在常规的低功率双倍数据率5(LPDDR5)标准中，突发操作使用图6中示出的两个数据集而被实现。在这种情况下，突发长度是16，数据I/O引脚的数量是16，并且总共256个数据位被发送。此外，32个DBI位通过两个DMI I/O引脚被发送。因此，总共288个位可在一个突发操作中通过总共18个I/O引脚被发送。例如，当tCCD是约1.88纳秒(ns)时，数据时钟信号WCKc的时段tCKc可以是约470皮秒(ps)，并且发送一个位所需的时间(例如，一个单位间隔(UI))可以是约118ps。
参照图7，突发长度和数据I/O引脚的数量两者被实现为对应于作为二的乘方的整数的常规(或现有)示例被示出。另外，图7示出与图6相比带宽被加倍的示例。与图6的示例一样，图7示出单个数据集基于单个命令被输入或输出的示例。
在图7的示例中，突发长度可以是25＝32，数据I/O引脚DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6和DQ7的数量可以是23＝8，因此单个数据集可包括32×8＝256个数据位BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11、BL12、BL13、BL14、BL15、BL16、BL17、BL18、BL19、BL20、BL21、BL22、BL23、BL24、BL25、BL26、BL27、BL28、BL29、BL30和BL31。另外，用于附加信息的一个DMI I/O引脚可被附加地形成，并且单个数据集还可包括通过DMI I/O引脚接收的32个DBI位DBI0、DBI1、DBI2、DBI3、DBI4、DBI5、DBI6、DBI7、DBI8、DBI9、DBI10、DBI11、DBI12、DBI13、DBI14、DBI15、DBI16、DBI17、DBI18、DBI19、DBI20、DBI21、DBI22、DBI23、DBI24、DBI25、DBI26、DBI27、DBI28、DBI29、DBI30和DBI31。例如，DBI位DBI0至DBI31可对应于参照图2描述的DBI信息。
因此，在图7的示例中，基于单个命令被发送的单个数据集可包括通过总共9(＝8+1)个I/O引脚传送的总共288(＝256+32)个位。
另外，在图7的示例中，数据位BL0至BL31和DBI位DBI0至DBI31可基于数据时钟信号WCKr被输入或输出，并且数据传输操作可基于QDR方案而被执行，在QDR方案中在数据时钟信号WCKr的一个时段tCKr期间四个位被发送。因此，数据时钟信号WCKr的八个时段可在tCCD内被重复(例如，tCCD＝8×tCKr)，并且32的突发长度可被实现。
在最近正被讨论的下一代标准的低功率双倍数据率6(LPDDR6)标准中，存在突发操作使用图7中示出的两个数据集而被实现的考虑，以与LPDDR5标准相比加倍带宽。在这种情况下，突发长度是32，数据I/O引脚的数量是16，并且总共512个数据位被发送。此外，64个DBI位通过两个DMI I/O引脚被发送。因此，总共576个位可在一个突发操作中通过总共18个I/O引脚被发送。结果，在图7的示例中，与图6的示例相比，突发长度可被加倍(16→32)，包括在单个数据集中的位的数量可被加倍(144→288)，因此带宽可被加倍。然而，在图7的示例中，与图6的示例相比，数据时钟信号WCKr的时段tCKr可被减小到约1/2。例如，当tCCD等于约1.88ns时，与图6的示例相比，数据时钟信号WCKr的时段tCKr可被减小到约235ps，并且发送一个位所需的时间可被减小到约59ps(例如，1个UI＝59ps)。结果，在图7的示例中，与图6的示例相比，可发生信号完整性特性严重退化或劣化的问题。
尽管未详细示出，但是可存在通过加倍I/O引脚的数量来加倍带宽的考虑。然而，在这种情况下，可发生制造成本过度增大的问题。
参照图8，根据示例实施例的突发长度和数据I/O引脚的数量两者被实现为对应于不是二的乘方的整数的示例被示出。另外，图8示出与图6相比带宽被加倍的示例。例如，突发长度和数据I/O引脚的数量两者可被实现为对应于作为三的倍数的整数。与图6和图7的示例一样，图8示出单个数据集基于单个命令被输入或输出的示例。
在图8的示例中，突发长度可以是24(＝3×23)，并且数据I/O引脚DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7、DQ8、DQ9、DQ10和DQ11的数量可以是12(＝3×22)。在这种情况下，基于单个命令被发送的单个数据集可包括通过总共12个I/O引脚传送的总共288(＝24×12)个位BL0至BL31和DBI0至DBI31。换言之，在图8的示例中，与图7的示例相比，相同数量的位可被发送。
另外，在图8的示例中，数据位BL0至BL31和DBI位DBI0至DBI31可基于数据时钟信号WCK被输入或输出，并且数据传输操作可基于QDR方案而被执行，在QDR方案中在数据时钟信号WCK的一个时段tCK期间四个位被发送。因此，数据时钟信号WCK的六个时段可在tCCD内被重复(例如，tCCD＝6×tCK)，并且24的突发长度可被实现。
在图8的示例中，与图6的示例相比，突发长度可被增大约1.5倍(16→24)，I/O引脚的数量可被增大约1.33倍(9→12)，包括在单个数据集中的位的数量可被加倍(144→288)，因此带宽可被加倍。另外，在图8的示例中，与图6的示例相比，数据时钟信号WCK的时段tCK可被减小到约2/3。例如，当tCCD等于约1.88ns时，与图6的示例相比，数据时钟信号WCK的时段tCK可被减小到约313ps，并且发送一个位所需的时间可被减小到约78ps(例如，1个UI＝78ps)。结果，在图8的示例中，与图7的示例相比，在没有信号完整性特性的过度劣化的情况下(例如，同时确保信号完整性特性)，半导体存储器装置的带宽可被有效地提高。此外，在图8的示例中，与图6的示例相比，I/O引脚的数量可不被过度增大(例如，增大约1.33倍)，因此在没有过度成本增大的情况下(例如，有最小成本增大)，半导体存储器装置的带宽可被有效地提高。
在图8的示例中，与图7的示例相比，数据位BL24、BL25、BL26、BL27、BL28、BL29、BL30和BL31以及DBI位DBI24、DBI25、DBI26、DBI27、DBI28、DBI29、DBI30和DBI31可被布置、分配和/或映射以对应于数据I/O引脚DQ9、DQ10和DQ11。在图7和图8中，其布置、分配和/或映射被改变的数据位BL24至BL31和DBI位DBI24至DBI31被用阴影线表示。另外，在图8的示例中，与图7的示例相比，数据时钟信号WCK的时段tCK可被增大约1.33倍，并且I/O引脚的数量可被增大约1.33倍。因此，基于图8的示例的上面描述的方案(其中，突发长度和数据I/O引脚的数量两者被实现为对应于不是二的乘方的整数(例如，三的倍数的整数))可更适合于LPDDR6标准。
在一些示例实施例中，数据位BL0至BL31可以是与参照图2描述的写入数据WDAT或读取数据RDAT对应的第一数据位，并且DBI位DBI0至DBI31可以是与参照图2描述的附加数据对应的第二数据位。如上所述，即使突发长度被实现为对应于不是二的乘方的整数(例如，24)并且数据I/O引脚的数量也被实现为对应于不是二的乘方的整数(例如，12)，第一数据位的数量可对应于作为二的乘方的整数(例如，256)并且第二数据位的数量可对应于作为二的乘方的整数(例如，32)。然而，第一数据位和第二数据位的数量的总和可对应于不是二的乘方的整数(例如，288)。
参照图9A、图9B和图9C，根据示例实施例的突发长度和数据I/O引脚的数量两者被实现为对应于不是二的乘方的整数的示例被示出。
除了图8中的DBI位DBI0至DBI31被改变，图9A、图9B和图9C的示例可与图8的示例基本相同。与图8重复的描述将被省略。
在图9A的示例中，图8中的DBI位DBI0至DBI31可被改变为ECC位ECC0、ECC1、ECC2、ECC3、ECC4、ECC5、ECC6、ECC7、ECC8、ECC9、ECC10、ECC11、ECC12、ECC13、ECC14、ECC15、ECC16、ECC17、ECC18、ECC19、ECC20、ECC21、ECC22、ECC23、ECC24、ECC25、ECC26、ECC27、ECC28、ECC29、ECC30和ECC31。换言之，如参照图2所描述的，单个数据集可包括与写入数据WDAT或读取数据RDAT相关联的附加数据，附加数据可包括ECC信息，并且ECC位ECC0至ECC31可对应于ECC信息(例如，奇偶校验位)。
在图9B的示例中，图8中的DBI位DBI0至DBI31可被改变为元位MET0、MET1、MET2、MET3、MET4、MET5、MET6、MET7、MET8、MET9、MET10、MET11、MET12、MET13、MET14、MET15、MET16、MET17、MET18、MET19、MET20、MET21、MET22、MET23、MET24、MET25、MET26、MET27、MET28、MET29、MET30和MET31。换言之，如参照图2所描述的，单个数据集可包括与写入数据WDAT或读取数据RDAT相关联的附加数据，附加数据可包括元数据，并且元位MET0至MET31可对应于元数据。
在图9C的示例中，图8中的DBI位DBI0至DBI31可被改变为虚设位DUM0、DUM1、DUM2、DUM3、DUM4、DUM5、DUM6、DUM7、DUM8、DUM9、DUM10、DUM11、DUM12、DUM13、DUM14、DUM15、DUM16、DUM17、DUM18、DUM19、DUM20、DUM21、DUM22、DUM23、DUM24、DUM25、DUM26、DUM27、DUM28、DUM29、DUM30和DUM31。换言之，如参照图2所描述的，单个数据集可包括与写入数据WDAT或读取数据RDAT不相关并且在数据写入/读取操作期间不使用并丢弃的虚设数据，并且虚设位DUM0至DUM31可对应于虚设数据。
图10示出突发长度和数据I/O引脚的数量两者被实现为对应于作为二的乘方的整数的常规示例。图11示出根据示例实施例的突发长度和数据I/O引脚的数量两者被实现为对应于不是二的乘方的整数的示例。
图10的示例可与图7的示例基本相同。除了一些位的布置被改变之外，图11的示例可与图8的示例基本相同。与图7和图8重复的描述将被省略。
在图11的示例中，与图10的示例相比，数据位BL3、BL7、BL11、BL15、BL19、BL23、BL27和BL31以及DBI位DBI3、DBI7、DBI11、DBI15、DBI19、DBI23、DBI27和DBI31可被布置、分配和/或映射以对应于数据I/O引脚DQ9、DQ10和DQ11。在图10和图11中，其布置、分配和/或映射被改变的数据位BL3、BL7、BL11、BL15、BL19、BL23、BL27和BL31以及DBI位DBI3、DBI7、DBI11、DBI15、DBI19、DBI23、DBI27和DBI31被用阴影线表示。在其它实施例中，这些用阴影线表示的位可被布置、分配和/或映射以对应于三个不同数据I/O引脚(即，不是数据I/O引脚DQ9、DQ10和DQ11)。
然而，示例实施例不限于此，并且其布置、分配和/或映射被改变的位可根据示例实施例而被不同地确定。
图12是示出根据示例实施例的半导体存储器装置的框图。
参照图12，半导体存储器装置102包括存储器单元阵列110、数据处理路径120和多个数据I/O引脚130。半导体存储器装置102还可包括时钟分频器140。
除了半导体存储器装置102还包括时钟分频器140之外，半导体存储器装置102可与图1的半导体存储器装置100基本相同。与图1重复的描述将被省略。
时钟分频器140可基于第一命令时钟信号CLK来生成第二命令时钟信号TCLK。例如，第二命令时钟信号TCLK可通过对第一命令时钟信号CLK进行分频而被生成。
存储器单元阵列110、数据处理路径120和多个数据I/O引脚130可基于数据时钟信号WCK和第二命令时钟信号TCLK来操作。
在一些示例实施例中，时钟分频器140的分频比(例如，通过将第二命令时钟信号TCLK的时段除以第一命令时钟信号CLK的时段而获得的值)可对应于不是二的乘方的整数。例如，时钟分频器140的分频比可对应于作为三的倍数的整数。然而，示例实施例不限于此，并且时钟分频器140的分频比可对应于任意整数。
图13是示出图12的半导体存储器装置的示例的框图。
参照图13，半导体存储器装置202可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑电路230、行地址复用器240、刷新计数器245、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、I/O门控电路290、数据I/O缓冲器295和/或数据I/O引脚299。半导体存储器装置202还可包括时钟分频器205。
除了半导体存储器装置202还包括时钟分频器205之外，半导体存储器装置202可与图4的半导体存储器装置200基本相同。与图4重复的描述将被省略。
时钟分频器205可对应于图12中的时钟分频器140。时钟分频器205可基于第一命令时钟信号CLK来生成第二命令时钟信号TCLK。控制逻辑电路210和地址寄存器220可基于第二命令时钟信号TCLK来操作。例如，第一命令时钟信号CLK可从存储器控制器被接收，或者可被内部地生成在半导体存储器装置202中。
图14、图15A、图15B、图16A和图16B是用于描述根据示例实施例的半导体存储器装置的操作的示图。
参照图14，数据时钟信号WCKc、命令时钟信号CLKc以及基于数据时钟信号WCKc和命令时钟信号CLKc生成的内部信号SIG1、SIG2和SIG3的示例被示出。例如，图14中的信号可被用于突发长度、数据I/O引脚的数量和单个数据集如图6中示出被实现的常规示例中。
参照图15A，数据时钟信号WCK、第一命令时钟信号CLK、第二命令时钟信号TCLK以及基于数据时钟信号WCK、第一命令时钟信号CLK和第二命令时钟信号TCLK生成的内部信号SIG1、SIG2和SIG3的示例被示出。例如，图15A中的信号可被用于突发长度、数据I/O引脚的数量和单个数据集根据如图8中示出的示例实施例而被实现的示例中。例如，通过将第二命令时钟信号TCLK的时段除以第一命令时钟信号CLK的时段而获得的值(例如，时钟分频器140的分频比)可以是三。换言之，时钟分频器140可以是3：1时钟分频器。
参照图15B，数据时钟信号WCK、第一命令时钟信号CLK、第二命令时钟信号TCLK1和TCLK2以及基于数据时钟信号WCK、第一命令时钟信号CLK、第二命令时钟信号TCLK1和TCLK2生成的内部信号SIG1、SIG2和SIG3的示例被示出。例如，图15B中的信号可被用于突发长度、数据I/O引脚的数量和单个数据集根据如图8中示出的示例实施例而被实现的示例中。例如，通过将第二命令时钟信号TCLK1和TCLK2的时段除以第一命令时钟信号CLK的时段而获得的值(例如，时钟分频器140的分频比)可以是六。
图15A和图15B中的内部信号SIG1至SIG3可与图14中的内部信号SIG1至SIG3基本相同。换言之，尽管图14的常规示例以及图15A和图15B的示例实施例基于具有不同时段的数据时钟信号WCKc和WCK以及具有不同时段的命令时钟信号CLKc、TCLK、TCLK1和TCLK2来操作，但是相同内部信号SIG1、SIG2和SIG3可由图14的常规示例以及图15A和图15B的示例实施例生成。因此，图14的常规示例以及图15A和图15B的示例实施例可使用相同的内部电路(例如，包括在数据处理路径中的电路)而被实现。另外，如果需要，即使在执行组合操作时，这些示例也可被简单地实现。
在一些示例实施例中，通过将第二命令时钟信号TCLK、TCLK1和TCLK2的时段除以数据时钟信号WCK的时段而获得的值可对应于不是二的乘方的整数。例如，通过将第二命令时钟信号TCLK的时段除以数据时钟信号WCK的时段而获得的值可对应于作为三的倍数的整数(例如，6)。例如，通过将第二命令时钟信号TCLK1和TCLK2的时段除以数据时钟信号WCK的时段而获得的值可对应于作为三的倍数的整数(例如，12)。
在一些示例实施例中，通过将第一命令时钟信号CLK的时段除以数据时钟信号WCK的时段而获得的值可对应于作为二的乘方的整数(例如，2)。
参照图16A，数据读取操作使用图15A中的信号而被执行的示例被示出。在数据读取操作中，如所示出的内部信号CSL、FRP、PDL、LTC和EXT可被生成。在一个示例中，内部信号EXT可包括EXIT0和EXIT1。
参照图16B，数据写入操作使用图15A中的信号被执行的示例被示出。在数据写入操作中，如所示出的内部信号PWY、PCLKWC和PWT/PDT可被生成。
图17和图18是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
参照图1和图17，根据示例实施例的操作半导体存储器装置的方法由包括存储器单元阵列110和多个数据I/O引脚130的半导体存储器装置100执行。
在根据示例实施例的操作半导体存储器装置的方法中，写入命令或读取命令被接收(步骤S100)。基于写入命令或读取命令，写入数据WDAT被存储在存储器单元阵列110中的数据写入操作或存储在存储器单元阵列110中的读取数据RDAT从存储器单元阵列被取得的数据读取操作被执行(步骤S200)。
在数据写入操作期间，写入数据WDAT可通过多个数据I/O引脚130而被接收。在数据读取操作期间，读取数据RDAT可通过多个数据I/O引脚130而被输出。接收写入数据WDAT的操作和输出读取数据RDAT的操作可基于突发操作而被执行，在突发操作中包括多个数据位的单个数据集DS基于从外部接收的单个命令通过多个数据I/O引脚130被输入或输出。
多个数据I/O引脚130的数量可对应于不是二的乘方的整数，并且表示突发操作的单位的突发长度可对应于不是二的乘方的整数。例如，如参照图2所描述的，数据I/O引脚DQ0至DQm的数量和突发长度BL中的至少一个可对应于作为三的倍数的整数。
参照图12和图18，根据示例实施例的操作半导体存储器装置的方法由包括存储器单元阵列110、多个数据I/O引脚130和时钟分频器140的半导体存储器装置102执行。
在根据示例实施例的操作半导体存储器装置的方法中，步骤S100可与图17中的步骤S100基本相同。第二命令时钟信号TCLK可通过对第一命令时钟信号CLK进行分频而被生成(步骤S300)。例如，通过将第二命令时钟信号TCLK的时段除以第一命令时钟信号CLK的时段而获得的值可对应于不是二的乘方的整数。例如，通过将第二命令时钟信号TCLK的时段除以第一命令时钟信号CLK的时段而获得的值可对应于作为三的倍数的整数。
基于写入命令或读取命令，写入数据WDAT被存储在存储器单元阵列110中的数据写入操作或存储在存储器单元阵列110中的读取数据RDAT从存储器单元阵列110被取得的数据读取操作被执行(步骤S200a)。除了接收写入数据WDAT的操作和输出读取数据RDAT的操作还可基于第二命令时钟信号TCLK而被执行之外，步骤S200a可相似于图17中的步骤S200。
如本领域技术人员将理解的，发明构思可被体现为系统、方法、计算机程序产品和/或体现在一个或多个计算机可读介质上的计算机程序产品，该一个或多个计算机可读介质具有体现在其上的计算机可读程序代码。计算机可读程序代码可被提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是可包含或存储由指令执行系统、设备或装置使用或与指令执行系统、设备或装置结合使用的程序的任何有形介质。例如，计算机可读介质可以是非暂时性计算机可读介质。
图19是示出根据示例实施例的可用于存储器系统的存储器模块的示例的框图。
参照图19，存储器模块500可包括设置在电路板501中或安装在电路板501上的缓冲器芯片590(例如，寄存器时钟驱动器(RCD))、多个半导体存储器装置601a、601b、601c、601d、601e、602a、602b、602c、602d、602e、603a、603b、603c、603d、604a、604b、604c和604d、模块电阻单元560和570、串行存在检测(SPD)芯片580和/或功率管理集成电路(PMIC)585。
缓冲器芯片590可在存储器控制器(例如，图3中的存储器控制器20)的控制下控制半导体存储器装置601a至601e、602a至602e、603a至603d、604a至604d和PMIC 585。例如，缓冲器芯片590可从存储器控制器接收地址ADDR、命令CMD和数据DAT。
SPD芯片580可以是可编程只读存储器(PROM)(例如，电可擦除PROM(EEPROM))。SPD芯片580可包括存储器模块500的初始信息和/或装置信息DI。在一些示例实施例中，SPD芯片580可包括存储器模块500的初始信息和/或装置信息DI(诸如，模块形式、模块配置、存储容量、模块类型和/或执行环境等)。
当包括存储器模块500的存储器系统被启动时，存储器控制器可从SPD芯片580读取装置信息DI，并且可基于装置信息DI来识别存储器模块500。存储器控制器可基于来自SPD芯片580的装置信息DI来控制存储器模块500。例如，存储器控制器可基于来自SPD芯片580的装置信息DI来识别包括在存储器模块500中的半导体存储器装置的类型。
这里，作为印制电路板(PCB)的电路板501可在垂直于第一方向D1的第二方向D2上在第一边缘部分503与第二边缘部分505之间延伸。第一边缘部分503和第二边缘部分505可在第一方向D1上延伸。缓冲器芯片590可在电路板501的中心。多个存储器装置601a至601e、602a至602e、603a至603d和604a至604d可被布置在缓冲器芯片590与第一边缘部分503之间和缓冲器芯片590与第二边缘部分505之间的多个行中。在一些示例实施例中，在此描述为正由缓冲器芯片590执行的操作可由处理电路系统执行。
在该示例中，半导体存储器装置601a至601e和602a至602e可沿缓冲器芯片590与第一边缘部分503之间的多个行布置。半导体存储器装置603a至603d和604a至604d可沿着缓冲器芯片590与第二边缘部分505之间的多个行布置。半导体存储器装置601a至601d、602a至602d、603a至603d和604a至604d可被称为存储实际数据的数据芯片，并且半导体存储器装置601e和602e可被称为存储ECC信息(例如，奇偶校验位)的奇偶校验芯片。
缓冲器芯片590可通过命令/地址传输线561将命令/地址信号(例如，CA)提供给半导体存储器装置601a至601e，并且可通过命令/地址传输线563将命令/地址信号提供给半导体存储器装置602a至602e。另外，缓冲器芯片590可通过命令/地址传输线571将命令/地址信号提供给半导体存储器装置603a至603d，并且可通过命令/地址传输线573将命令/地址信号提供给半导体存储器装置604a至604d。
命令/地址传输线561和563可共同连接到设置为与第一边缘部分503邻近的模块电阻单元560，并且命令/地址传输线571和573可共同连接到设置为与第二边缘部分505邻近的模块电阻单元570。模块电阻单元560和570中的每个可包括连接到端电压Vtt的端电阻器Rtt/2。
例如，多个半导体存储器装置601a至601e、602a至602e、603a至603d和604a至604d中的每个或至少一个可以是DRAM装置或可包括DRAM装置。
SPD芯片580可与缓冲器芯片590邻近，并且PMIC 585可在半导体存储器装置603d与第二边缘部分505之间。PMIC 585可基于输入电压VIN来生成电源电压VDD，并且可将电源电压VDD提供给半导体存储器装置601a至601e、602a至602e、603a至603d和604a至604d。
图20是示出根据示例实施例的存储器系统的示例的框图。
参照图20，存储器系统800可包括存储器控制器810和/或存储器模块820和830。例如，存储器系统800可具有四排(quad-rank)存储器模块。根据示例实施例，虽然两个存储器模块被描绘在图20中，但是更多个或更少个存储器模块可被包括在存储器系统800中。
存储器控制器810可控制存储器模块820和/或830，以便执行从处理器和/或主机供应的命令。存储器控制器810可使用处理电路系统(例如，处理器)来实现和/或可用主机、应用处理器(AP)或片上系统(SoC)来实现。为了信号完整性，源端可使用存储器控制器810的总线840上的电阻器RTT来实现。电阻器RTT可连接到电源电压VDDQ。存储器控制器810可包括发送器811和接收器813，发送器811可将信号发送到存储器模块820和/或830中的至少一个，接收器813可从存储器模块820和/或830中的至少一个接收信号。
存储器模块820和830可被称为第一存储器模块820和第二存储器模块830。第一存储器模块820和第二存储器模块830可通过总线840连接到存储器控制器810。第一存储器模块820和第二存储器模块830中的每个可对应于图19的存储器模块500。第一存储器模块820可包括存储器排RK1和RK2，并且第二存储器模块830可包括存储器排RK3和RK4。
图21是示出根据示例实施例的包括存储器模块的电子系统的框图。
参照图21，电子系统900可包括应用处理器(AP)910、连接模块920、用户接口930、非易失性存储器(NVM)装置940、存储器模块(MM)950(诸如，双列直插式存储器模块(DIMM))和/或电源960。例如，电子系统900可以是移动系统。
应用处理器910可包括存储器控制器(MCT)911。应用处理器910可执行应用(诸如，网络浏览器、游戏应用、视频播放器等中的至少一个)。连接模块920可执行与外部装置进行的有线和/或无线通信。
存储器模块950可存储由应用处理器910处理的数据和/或操作为工作存储器。存储器模块950可包括多个存储器装置(MD)951、952、953、……、95q(其中，q是大于3的正整数)和/或缓冲器芯片(RCD)961。存储器模块950可以是图19的存储器模块500。
非易失性存储器装置940可存储用于启动电子系统900的启动映像。用户接口930可包括至少一个输入装置(诸如，键盘、触摸屏等)和至少一个输出装置(诸如，扬声器、显示装置等)。电源960可将操作电压提供给电子系统900。
电子系统900或电子系统900的组件可使用各种类型的封装而被安装。
发明构思可应用到包括半导体存储器系统的各种电子装置和系统。例如，发明构思可应用到诸如个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机、汽车等的系统。
前述是示例实施例的说明，并且不应被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离示例实施例的新颖性教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有这样的修改意在被包括在如权利要求中限定的示例实施例的范围内。因此，应理解，前述是各种示例实施例的说明，并且不应被解释为对公开的特定示例实施例的限制，并且对公开的示例实施例的修改以及其他示例实施例意在被包括在所附权利要求的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列；以及
多个数据输入/输出引脚，被配置为：接收将被存储在存储器单元阵列中的写入数据，或者输出存储在存储器单元阵列中的读取数据，
其中，
在由半导体存储器装置执行的突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据输入/输出引脚而被输入或输出，
所述多个数据输入/输出引脚的数量对应于不是二的乘方的整数，并且
表示突发操作的单位的突发长度对应于不是二的乘方的整数。
2.根据权利要求1所述的半导体存储器装置，其中，
所述单个数据集包括写入数据或读取数据，
所述单个数据集中的所述多个数据位包括与写入数据或读取数据对应的第一数据位，并且
第一数据位的数量对应于不是二的乘方的整数。
3.根据权利要求2所述的半导体存储器装置，其中，
所述单个数据集还包括与写入数据或读取数据相关联的附加数据，并且
所述单个数据集中的所述多个数据位还包括除第一数据位之外的第二数据位，第二数据位对应于所述附加数据。
4.根据权利要求3所述的半导体存储器装置，其中，第二数据位的数量对应于作为二的乘方的整数。
5.根据权利要求3所述的半导体存储器装置，其中，包括第一数据位和第二数据位的所述多个数据位的数量对应于不是二的乘方的整数。
6.根据权利要求3所述的半导体存储器装置，其中，所述附加数据包括数据总线翻转信息、纠错码信息和元数据中的至少一个。
7.根据权利要求2所述的半导体存储器装置，其中，
所述单个数据集还包括与写入数据或读取数据不相关的虚设数据，并且
所述单个数据集中的所述多个数据位还包括除第一数据位之外的第二数据位，第二数据位对应于所述虚设数据。
8.根据权利要求1所述的半导体存储器装置，其中，突发长度对应于作为三的倍数的整数。
9.根据权利要求1至8中的任何一项所述的半导体存储器装置，还包括：
时钟分频器，被配置为基于第一命令时钟信号来生成第二命令时钟信号，并且
其中，存储器单元阵列和所述多个数据输入/输出引脚被配置为基于第二命令时钟信号进行操作。
10.根据权利要求9所述的半导体存储器装置，其中，时钟分频器的分频比对应于不是二乘方的整数。
11.根据权利要求10所述的半导体存储器装置，其中，时钟分频器的分频比对应于作为三的倍数的整数。
12.根据权利要求9所述的半导体存储器装置，其中，存储器单元阵列和所述多个数据输入/输出引脚被配置为还基于数据时钟信号进行操作。
13.根据权利要求12所述的半导体存储器装置，其中，通过将第二命令时钟信号的时段除以数据时钟信号的时段而获得的值对应于不是二的乘方的整数。
14.根据权利要求13所述的半导体存储器装置，其中，通过将第二命令时钟信号的时段除以数据时钟信号的时段而获得的值对应于作为三的倍数的整数。
15.根据权利要求12所述的半导体存储器装置，其中，通过将第一命令时钟信号的时段除以数据时钟信号的时段而获得的值对应于不是二的乘方的整数。
16.根据权利要求12所述的半导体存储器装置，还包括：
数据处理路径，在存储器单元阵列与所述多个数据输入/输出引脚之间，并且
其中，数据处理路径被配置为基于第二命令时钟信号和数据时钟信号进行操作。
17.根据权利要求1所述的半导体存储器装置，其中，突发长度是二十四，所述多个数据输入/输出引脚的数量是十二，并且所述单个数据集中的所述多个数据位的数量是二百八十八。
18.一种操作半导体存储器装置的方法，所述方法包括：
接收写入命令或读取命令；以及
执行以下操作中的至少一个：写入数据被存储在所述半导体存储器装置中包括的存储器单元阵列中的数据写入操作；和存储在存储器单元阵列中的读取数据从存储器单元阵列被取得的数据读取操作，其中，执行的步骤基于写入命令或读取命令，
其中，
在数据写入操作期间，写入数据通过所述半导体存储器装置中包括的多个数据输入/输出引脚而被接收，
在数据读取操作期间，读取数据通过所述多个数据输入/输出引脚而被输出，
接收写入数据的操作和/或输出读取数据的操作基于突发操作而被执行，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据输入/输出引脚而被输入或输出，
所述多个数据输入/输出引脚的数量对应于不是二的乘方的整数，并且
表示突发操作的单位的突发长度对应于不是二的乘方的整数。
19.根据权利要求18所述的方法，还包括：
通过对第一命令时钟信号进行分频来生成第二命令时钟信号，并且
其中，接收写入数据的操作和/或输出读取数据的操作基于第二命令时钟信号而被执行。
20.一种半导体存储器装置，包括：
存储器单元阵列；
多个数据输入/输出引脚，被配置为：接收将被存储在存储器单元阵列中的写入数据，或者输出存储在存储器单元阵列中的读取数据；
数据处理路径，在存储器单元阵列与所述多个数据输入/输出引脚之间；以及
时钟分频器，被配置为基于第一命令时钟信号来生成第二命令时钟信号，
其中，
写入数据被存储在存储器单元阵列中的数据写入操作基于写入命令而被执行，或者存储在存储器单元阵列中的读取数据从存储器单元阵列被取得的数据读取操作基于读取命令而被执行，
接收写入数据的操作和/或输出读取数据的操作基于突发操作而被执行，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据输入/输出引脚而被输入或输出，
所述多个数据输入/输出引脚的数量对应于不是二的乘方的整数，
表示突发操作的单位的突发长度对应于不是二的乘方的整数，并且对应于作为三的倍数的整数，
所述单个数据集中的所述多个数据位包括与写入数据或读取数据对应的第一数据位，
第一数据位的数量对应于作为二的乘方的整数，
存储器单元阵列、数据处理路径和所述多个数据输入/输出引脚被配置为基于数据时钟信号和第二命令时钟信号进行操作，
时钟分频器的分频比对应于不是二的乘方的整数，并且对应于作为三的倍数的整数，并且
通过将第二命令时钟信号的时段除以数据时钟信号的时段而获得的值对应于不是二的乘方的整数，并且对应于作为三的倍数的整数。
CN202211267255.5A 2021-10-20 2022-10-17 半导体存储器装置和操作半导体存储器装置的方法 Pending CN115995250A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20210140424 2021-10-20
KR10-2021-0140424 2021-10-20
KR10-2022-0040041 2022-03-31
KR1020220040041A KR20230056552A (ko) 2021-10-20 2022-03-31 반도체 메모리 장치 및 그 구동 방법

Publications (1)

Publication Number Publication Date
CN115995250A true CN115995250A (zh) 2023-04-21

Family

ID=83362418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211267255.5A Pending CN115995250A (zh) 2021-10-20 2022-10-17 半导体存储器装置和操作半导体存储器装置的方法

Country Status (4)

Country Link
US (1) US20230124660A1 (zh)
EP (1) EP4170658A1 (zh)
CN (1) CN115995250A (zh)
TW (1) TWI838894B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5634105A (en) * 1994-07-21 1997-05-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device to interface control signals for a DRAM to a SRAM
US10210918B2 (en) * 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US11157359B2 (en) * 2020-09-24 2021-10-26 Intel Corporation Techniques to implement a hybrid error correction code scheme

Also Published As

Publication number Publication date
US20230124660A1 (en) 2023-04-20
TW202318402A (zh) 2023-05-01
EP4170658A1 (en) 2023-04-26
TWI838894B (zh) 2024-04-11

Similar Documents

Publication Publication Date Title
US11823757B2 (en) System including hierarchical memory modules having different types of integrated circuit memory devices
CN113010346B (zh) 错误检测码生成电路以及包括其的存储器控制器
US10095411B2 (en) Controllers including separate input-output circuits for mapping table and buffer memory, solid state drives including the controllers, and computing systems including the solid state drives
US10109344B2 (en) Semiconductor memory devices with banks with different numbers of memory cells coupled to their bit-lines and memory systems including the same
US9064603B1 (en) Semiconductor memory device and memory system including the same
US20120075947A1 (en) Semiconductor Memory Devices Having Self-Refresh Capability
US10877697B2 (en) Data storage device and operating method thereof
US10545689B2 (en) Data storage device and operating method thereof
US10490238B2 (en) Serializer and memory device including the same
KR20160144560A (ko) 호스트에 의해 접근되는 오류 정보를 생성하는 불휘발성 메모리 모듈, 스토리지 장치, 및 전자 장치
US8468433B2 (en) Optimizing the size of memory devices used for error correction code storage
EP4170658A1 (en) Semiconductor memory devices and methods of operating the same
KR20230056552A (ko) 반도체 메모리 장치 및 그 구동 방법
US11803501B2 (en) Routing assignments based on error correction capabilities
US20240178861A1 (en) Memory controllers and memory systems including the same
US20230195327A1 (en) Memory system and method of operating the same
KR20170001818A (ko) 스토리지 장치 컨트롤러 및 그것의 결함을 테스트하기 위한 방법
CN118335169A (zh) 存储器件及其操作方法
KR20160144557A (ko) 읽기 데이터를 전송 단위로 전송하는 불휘발성 메모리 모듈, 스토리지 장치, 및 전자 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination