CN114068578A - 三维存储器及其制备方法、电子设备 - Google Patents

三维存储器及其制备方法、电子设备 Download PDF

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Abstract

本公开提供了一种三维存储器及其制备方法、电子设备，涉及半导体芯片技术领域，旨在解决提高三维存储器的结构稳定性的问题。所述三维存储器包括半导体层、叠层结构、沟道结构、第二介质层以及栅线隔离结构。叠层结构设置在半导体层上，包括交替叠置的第一介质层和栅极层。沟道结构贯穿叠层结构以及半导体层。第二介质层至少部分地设置在栅极层与沟道结构之间。栅线隔离结构贯穿叠层结构以及半导体层。栅线隔离结构包括绝缘隔离部，绝缘隔离部与半导体层接触。

Description

三维存储器及其制备方法、电子设备
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制备方法、电子设备。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
如何提升三维存储器制备过程的可靠性，提升三维存储器的结构稳定性是当前亟待解决的问题。
发明内容
本公开的实施例提供一种三维存储器及其制备方法、电子设备，旨在解决提高三维存储器的结构稳定性的问题。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种三维存储器。所述三维存储器包括第一半导体结构。所述第一半导体结构包括半导体层、叠层结构、沟道结构、第二介质层、以及栅线隔离结构。所述叠层结构设置在所述半导体层上，包括交替叠置的第一介质层和栅极层。所述沟道结构贯穿所述叠层结构以及所述半导体层。所述第二介质层至少部分地设置在所述栅极层与所述沟道结构之间。所述栅线隔离结构贯穿所述叠层结构和所述半导体层，所述栅线隔离结构包括绝缘隔离部，所述绝缘隔离部与所述半导体层接触。
在一些实施例中，所述第二介质层部分地还设置在所述第一介质层和所述栅极层之间。
在一些实施例中，所述绝缘隔离部与所述第一介质层的侧面接触。
在一些实施例中，所述半导体层为多晶硅层；和/或，所述第二介质层包括高介电常数材料。
在一些实施例中，所述栅极层包括金属化合物层和导体层，所述金属化合物层设置在所述导体层和所述第二介质层之间。
在一些实施例中，所述三维存储器还包括源极层，所述源极层设置在所述半导体层远离所述叠层结构的一侧，所述沟道结构与所述源极层耦接。
在一些实施例中，所述沟道结构包括半导体沟道和功能层，所述功能层设置在所述半导体沟道和所述叠层结构之间，所述半导体沟道与所述源极层耦接。所述功能层包括隧穿层和电荷存储层，所述隧穿层设置在所述第二介质层和所述半导体沟道之间，所述电荷存储层设置在所述隧穿层和所述第二介质层之间。其中，所述电荷存储层与所述第二介质层接触，或者，所述功能层还包括阻隔层，所述阻隔层设置在所述电荷存储层和所述第二介质层之间。
在一些实施例中，所述栅线隔离结构还包括导电部，所述导电部设置在所述绝缘隔离部内并延伸至所述源极层，所述导电部与所述源极层耦接。
在一些实施例中，所述三维存储器还包括第二半导体结构，所述第二半导体结构设置在所述第一半导体结构远离所述源极层的一侧。所述第二半导体结构与所述第一半导体结构耦接。
本公开实施例提供的三维存储器中，栅线隔离结构的绝缘隔离部与半导体层接触。即，绝缘隔离部与半导体层之间不存在第二介质层。由于第二介质层与半导体层的结合较差，当第二介质层与半导体层接触时，且当第二介质层与半导体层之间的界面处存在作用力时，第二介质层与半导体层的界面附近可以形成间隙，该间隙可以减小三维存储器的稳定性。相比于第二介质层，绝缘隔离部与半导体层之间的结合较好，在本公开实施例提供的三维存储器中，由于绝缘隔离部与半导体层接触，二者之间不存在第二介质层，因此，本公开实施例中的三维存储器可以具有更好的结构稳定性。
又一方面，提供一种三维存储器。所述三维存储器包括叠层结构、沟道结构、第二介质层以及栅线隔离结构。其中，所述叠层结构包括交替叠置的第一介质层和栅极层。所述沟道结构贯穿所述叠层结构。所述第二介质层至少部分地设置在所述栅极层和所述沟道结构之间。所述栅线隔离结构贯穿所述叠层结构，所述栅线隔离结构包括绝缘隔离部，所述绝缘隔离部与所述第一介质层的侧面接触。
在一些实施例中，所述沟道结构包括半导体沟道和功能层，所述功能层设置在所述半导体沟道和所述叠层结构之间。
在一些实施例中，所述三维存储器还包括源极层，所述半导体沟道与所述源极层耦接。
在一些实施例中，所述三维存储器还包括半导体层和源极层。所述半导体层设置在所述源极层和所述叠层结构之间，所述绝缘隔离部与所述半导体层接触，所述半导体沟道与所述源极层耦接。
本公开实施例提供的三维存储器中，栅线隔离结构的绝缘隔离部与第一介质层的侧面接触。即，绝缘隔离部与第一介质层的侧面之间不存在第二介质层。由于第二介质层与第一介质层的结合较差，当第二介质层与第一介质层的侧面接触时，且当第二介质层与第一介质层的侧面之间的界面处存在作用力时，第二介质层与第一介质层侧面之间可以形成间隙，该间隙可以减小三维存储器的稳定性。相比于第二介质层，绝缘隔离部与第一介质层之间的结合较好，在本公开实施例提供的三维存储器中，由于绝缘隔离部与第一介质层的侧面接触，二者之间不存在第二介质层，因此，本公开实施例中的三维存储器可以具有更好的结构稳定性。
又一方面，提供一种电子设备，包括上述任一实施例提供的三维存储器。
又一方面，提供一种三维存储器的制备方法，包括：在衬底上形成半导体层；在所述半导体层远离所述衬底的一侧形成交替叠置的第一介质层和栅极牺牲层；形成贯穿所述交替叠置的第一介质层和栅极牺牲层以及所述半导体层并延伸至所述衬底的沟道结构；形成贯穿所述交替叠置的第一介质层和栅极牺牲层以及所述半导体层并延伸至所述衬底的栅线狭缝；通过所述栅线狭缝去除所述栅极牺牲层，形成牺牲间隙；在所述牺牲间隙和所述栅线狭缝中形成第二介质层；至少去除所述第二介质层与所述半导体层接触的部分；在所述牺牲间隙内形成栅极层；在所述栅线狭缝内形成栅线隔离结构。
在一些实施例中，至少去除所述第二介质层与所述半导体层接触的部分包括去除所述第二介质层与所述半导体层接触的部分，以及与所述第一介质层的侧面和/或所述衬底接触的部分。
在一些实施例中，所述三维存储器的制备方法还包括在至少去除所述第二介质层与所述半导体层接触的部分之前，通过所述栅线狭缝对所述第二介质层进行离子注入处理。
在一些实施例中，至少去除所述第二介质层与所述半导体层接触的部分包括：通过栅线狭缝对第二介质层进行干法刻蚀处理，以至少去除所述第二介质层与所述半导体层接触的部分。
在一些实施例中，所述三维存储器的制备方法还包括去除所述衬底。
在一些实施例中，所述三维存储器的制备方法还包括在衬底上形成半导体的步骤之前，在衬底上形成第三介质层。
在一些实施例中，沟道结构包括半导体沟道和功能层。去除所述衬底包括去除所述衬底，以暴露所述第三介质层和部分所述功能层。所述三维存储器的制备方法还包括去除所述第三介质层和部分所述功能层，以暴露所述半导体沟道。
在一些实施例中，栅线隔离结构包括绝缘隔离部和导电部。去除所述衬底包括去除所述衬底，以暴露所述第三介质层和部分所述绝缘隔离部。所述三维存储器的制备方法还包括去除所述第三介质层和部分所述绝缘隔离部，以暴露所述导电部。
在一些实施例中，所述三维存储器的制备方法还包括在去除衬底的步骤后，在所述半导体层远离所述叠层结构的一侧形成源极层，所述源极层与所述半导体沟道耦接。
可以理解地，本公开的上述实施例提供的电子设备可以包括三维存储器；本公开的上述实施例提供的三维存储器的制备方法可以制备三维存储器，其所能达到的有益效果可参考上文中三维存储器的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的三维存储器的立体结构示意图；
图2为根据一些实施例的三维存储器的剖视图；
图3为图1所示的三维存储器中一个存储单元串沿剖面线AA’的剖面图；
图4为图1所示的三维存储器中一个存储单元串的等效电路图；
图5A为根据一些实施例的三维存储器的俯视图；
图5B为图5A所示的三维存储器沿剖面线BB’的剖面图；
图6为图5B中三维存储器的局部放大图；
图7为制备图5B所示的三维存储器的中间半导体结构的结构图；
图8A为相关技术中半导体结构的结构图；
图8B～图8D为根据相关技术中的半导体结构制备三维存储器的工艺流程图；
图9为根据一些实施例的三维存储器的结构图；
图10为根据一些实施例的三维存储器的结构图；
图11为根据一些实施例的三维存储器的结构图；
图12为根据一些实施例的三维存储器的结构图；
图13为根据一些实施例的三维存储器的制备方法的流程图；
图14A～图14M为根据一些实施例的三维存储器的制备方法的工艺流程图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的刻蚀区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
在三维存储器(例如3D NAND)的制备工艺中，具有存储功能的沟道结构通常需要在叠层结构内形成沟道孔，在沟道孔内形成氧化物-氮化物-氧化物(ONO)堆叠结构层，然后，通过例如深孔刻蚀工艺去除沟道孔底部的至少部分ONO堆叠结构层，使得后续形成在沟道孔中的半导体沟道可以与源极耦接。
随着三维存储器叠层结构的层数的增加，刻蚀沟道孔底部的ONO堆叠层结构也面临较大挑战，例如，该刻蚀工艺对沟道孔的套刻精度、关键尺寸一致性、最小翘曲等工艺能力控制提出了更高要求。
无深孔刻蚀结构可以通过从衬底背部(即远离叠层结构的一侧)采用例如刻蚀工艺去除沟道孔中的ONO堆叠结构层，可以避免三维存储器由于层数增加带来的深孔刻蚀工艺挑战。然而，现有的无深孔刻蚀结构大多需要在晶圆背面(即衬底远离叠层结构的一侧)进行大量的刻蚀工艺，例如湿法刻蚀工艺，对三维存储器的结构稳定性，例如不同层之间的结合力和不同结构之间的结合力提出了较大挑战。
为了提高三维存储器制备过程中的可靠性，提升三维存储器的结构稳定性，为无深孔刻蚀结构提供良好的基础，本公开的实施例提供了一种三维存储器及其制备方法，电子设备。
图1为三维存储器的立体结构示意图，图2为三维存储器的剖视图，图3为图1中三维存储器的一个存储单元串沿剖面线AA’的截面图，图4为图3中存储单元串的等效电路图。
参见图1和图2，本公开的实施例提供了一种三维存储器。三维存储器10可以包括第一半导体结构200。三维存储器10还可以包括与第一半导体结构200耦接的源极层SL，以及与第一半导体结构200耦接的第二半导体结构100。第二半导体结构100可以设置在第一半导体结构200远离源极层SL的一侧。
源极层SL可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层SL还可以包括非掺杂区。
第一半导体结构200可以包括阵列设置的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)400。源极层SL可以与多个存储单元串400的源端耦接。
具体地，参见图3和图4，存储单元串400可以包括多个晶体管T，一个晶体管T可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串。一晶体管T(例如每个晶体管T)可以由半导体沟道241和围绕该半导体沟道241的一条栅线G形成。其中，该栅线G被配置为控制该晶体管的导通状态。需要说明的是，图1～图4中晶体管的数目仅是示意性的，本公开实施例提供的三维存储器的存储单元串还可以包括其他数量的晶体管，例如4、16、32、64。
进一步地，沿第一方向(与一半导体沟道的延伸方向大致平行)，多条栅线G中位于最下方的栅线(例如多个栅线G中最靠近源极层SL的栅线)被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串400中源端通道的导通状态；多个栅线G中位于最上方的栅线(例如多个栅线G中最远离源极层SL的栅线)被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串400中漏端通道的导通状态；多个栅线G中位于中间的栅线可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串中各个存储单元(例如晶体管T)的数据写入、读取、和擦除。
继续参见图1和图2，在一些实施例中，第一半导体结构200还可以包括阵列互联层290。阵列互联层290可以与存储单元串400耦接。阵列互联层290可以包括存储单元串400的漏端(即位线BL)，漏端可以与至少一个存储单元串400中各个晶体管T的半导体沟道耦接。
阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点，触点例如包括位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线WL-CL。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
第二半导体结构100可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如，处理器和可编程逻辑器件(Programmable LogicDevice，PLD))、或存储电路(例如，静态随机存取存储器(Static Random-Access Memory，SRAM))。
具体地，在一些实施例中，第二半导体结构100可以包括基板110、设置在基板110上的晶体管120以及设置在基板110上的外围互联层130。外围电路可以包括晶体管120。
其中，基板110的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
外围互联层130与晶体管120耦接，以实现在晶体管120与外围互联层130之间传输电信号。外围互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层131的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
外围互联层130可以与阵列互联层290耦接，使得第一半导体结构200和第二半导体结构100可以耦接。具体地，由于外围互联层130与阵列互联层290耦接，因此，第二半导体结构中的外围电路可以与第一半导体结构中的存储单元串耦接，以实现外围电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在外围互联层130和阵列互联层290之间可以设置有粘结界面500，通过粘结界面500，外围互联层130和阵列互联层290可以相互粘接且耦接。
图5A为三维存储器的俯视图，图5B是图5A中的三维存储器沿BB’剖面线的剖视图。需要说明的是，图5A和图5B仅示出了三维存储器中的第一半导体结构和源极层，而省略了其他结构，例如，省略了第二半导体结构。
参见图5A和图5B，第一半导体结构200包括叠层结构230和半导体层222。
叠层结构230位于半导体层222上。具体地，叠层结构230位于半导体层222沿第一方向的一侧，第一方向例如与半导体层222的延展方向垂直。在一些实施例中，叠层结构230与半导体层222接触；在另一些实施例中，在第一方向上，叠层结构230与半导体层222之间还设置有其他结构，例如其他功能层。
叠层结构230包括交替叠置的第一介质层231和栅极层232。具体地，在叠层结构230中，第一介质层231和栅极层232沿第一方向交替叠置。在一些实施例中，叠层结构230包括交替叠置的多个第一介质层231和多个栅极层232，在叠层结构的各个第一介质层231和栅极层232中，最靠近半导体层222的层为第一介质层231，例如图5B中的第一介质层231b。
本公开的实施例对叠层结构230的层数不作限制，例如，叠层结构230的层数可以为8、64、128等。可以理解地，叠层结构230的层数越多，集成度越高，由其形成的存储单元串中存储单元(例如晶体管)的个数越多。
第一介质层231的材料可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的一种或多种的组合。各个第一介质层231的材料可以相同，也可以不同。在一些实施例中，各个第一介质层231的材料相同。
栅极层232可以包括至少一条(例如多条)用于控制存储单元串中晶体管的导通状态的栅线(例如栅线G1和栅线G2)。在一些实施例中，基于上文所述，沿第一方向，多个栅极层232中位于下方的至少一个(例如，一个；又如，多个)栅极层(例如包括多个栅极层232中最靠近半导体层222的栅极层232b)被构造为至少一个(例如，一个；又如，多个)源端选择栅；多个栅极层232中位于上方的至少一个(例如，一个；又如，多个)栅极层(例如包括多个栅极层232中最远离半导体层222的栅极层232c)被构造为至少一个(例如，一个；又如，多个)漏端选择栅；多个栅极层232中位于中间的至少一个(例如，一个；又如，多个)栅极层，例如栅极层232a，被构造为多条字线。
为了更清楚地示出栅极层的结构，提供图6作为图5B中区域P的放大图。参见图5B和图6，栅极层232可以包括导体层2322。导体层2322的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种的组合。在一些实施例中，导体层2322的材料可以是钨。各个导体层2322的材料可以相同，也可以不同。在一些实施例中，各个栅极层232中导体层2322的材料相同，例如为钨。
在一些实施例中，栅极层232还包括金属化合物层2321，并且，通过金属化合物层2321。导体层2322可以与第一介质层231和沟道结构240均隔开。金属化合物层2331被配置为屏障材料层，可以作为减少杂质原子或气体向第一介质层231和沟道结构240扩散的屏障层；金属化合物层2331还可以被配置为粘合层，可以起到加强导体层2332与第一介质层231之间的附着力。需要说明的是，当栅极层232与沟道结构240之间存在第二介质层260(也可以说，第二介质层260部分地设置在栅极层232与沟道结构240之间)时，和/或，当栅极层232与第一介质层231之间存在第二介质层260(也可以说，第二介质层260部分地还设置在第一介质层231和栅极层232之间)时，金属化合物层2331可以设置在导体层2332和第二介质层260之间，可以起到加强导体层2332与第二介质层260之间的附着力。将在下文对第二介质层260进行详细阐述。
金属化合物层2331的材料可以包括金属化合物，金属化合物例如氮化钛、氮化钽、碳化钨中的一种或多种的组合，也可以是其他合适的材料。
继续参见图5A和图5B，在一些实施例中，第一半导体结构200还可以包括栅线触点G-CNT。参见图1，栅线触点G-CNT可以沿第一方向延伸。栅线触点G-CNT被配置为与栅线G(包含在图5B中栅极层232中)耦接，并与阵列互联层耦接，以便阵列互联层通过栅线触点G-CNT向栅线(例如包括字线)传输电信号。继续参见图5A，在第一半导体结构200中，栅线触点G-CNT可以呈阵列分布，设置有栅线触点G-CNT的区域可以称为接触区CA。
继续参见图5A和图5B，本公开的实施例对叠层结构232中各个层的厚度不作特别限制。在一些实施例中，各个第一介质层231的厚度相同，并且，各个栅极层232的厚度相同。示例性地，在叠层结构230中，各个第一介质层231和各个栅极层232的厚度相同。在另一些实施例中，在叠层结构230中，各个第一介质层231中至少两个第一介质层的厚度不同；和/或，各个栅极层232中至少两个栅极层的厚度不同。示例性地，叠层结构230中，沿第一方向处于最外侧的至少一个第一介质层(例如第一介质层231b和/或第一介质层231c)的厚度与其他第一介质层(例如第一介质层231a)的厚度不同。
半导体层222的材料可以包括半导体材料，半导体材料例如为非结晶、多结晶、或单晶硅中的一种或多种的组合。在一些实施例中，半导体层222的材料包括多晶硅。示例性地，半导体层222的材料可以是掺杂的多晶硅；又示例性地，半导体层222的材料可以是非掺杂的多晶硅。
为了对半导体层222进行详细说明，首先需要说明的是，本公开实施例提供的三维存储器可以由图7所示的中间半导体结构进一步加工得到。具体地，参见图5B和图7，中间半导体结构20可以包括衬底210，以及位于衬底210上的半导体层222、第三介质层221、叠层结构230、以及沟道结构240。将图7中的中间半导体结构20的衬底210去除，并形成源极层SL，可以得到图5B中的三维存储器。即，图7的中间半导体结构中的具体结构可以参照下文对图5B的三维存储器中相应结构的说明。
具体地，参见图7，在中间半导体结构20中，衬底210可以是复合衬底，具有多层结构。示例性地，衬底210可以包括基底211、第一牺牲层212、以及第二牺牲层213。其中，基底211可以包括非结晶硅、多结晶硅、单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料；基底211也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。第一牺牲层212的材料可以为绝缘材料，例如氧化硅、氮化硅等。第二牺牲层213的材料可以为半导体材料，例如非结晶、多结晶、或单晶硅中的一种或多种的组合。在另一些实施例中，衬底210可以是单层结构，此时，衬底210可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料；衬底210也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
半导体层222和第三介质层221可以位于衬底210上。在去除衬底210的刻蚀工艺中，半导体层222和第三介质层221可以被配置为刻蚀停止层。具体地，第三介质层221的材料的刻蚀速率与半导体层222的材料的刻蚀速率可以不同。并且，衬底210中与第三介质层221接触的层，例如第二牺牲层213的材料的刻蚀速率与第三介质层221的材料的刻蚀速率可以不同。示例性地，第三介质层221的材料包括氧化硅，半导体层222和第二牺牲层213的材料相同，均为多晶硅。基于上述，在图7中的中间半导体结构20中，在后续可能的通过刻蚀工艺去除衬底210，和/或去除刻蚀速率与衬底210相近的其他材料时，可以暴露第三介质层221而不会进一步地刻蚀半导体层222；在后续可能的通过刻蚀工艺去除第三介质层221，和/或去除刻蚀速率与第三介质层221相近的其他材料时，可以暴露半导体层222而不会进一步地刻蚀设置在半导体层222远离衬底210一侧的膜层，例如第一介质层231b。
此外，在形成源极层SL的工艺中，可以进行激光退火工艺。此时，经过激光退火工艺后，半导体层222可以作为界面层，该界面层可以加强源极层SL与叠层结构230的结合，可以改善源极层SL与叠层结构230之间的剥离问题。
继续参见图5B，第一半导体结构200还包括沟道结构240。沟道结构240贯穿叠层结构230以及半导体层222。具体地，沟道结构240沿第一方向贯穿叠层结构230以及半导体层222。在一些实施例中，沟道结构240可以延伸至源极层SL，使得沟道结构240可以与源极层SL耦接。
沟道结构240延伸至源极层SL可以意指以下两种情况：
其一，沟道结构240可以贯穿叠层结构230以及半导体层222，并且凸出半导体层222与源极层SL之间的界面IF3而凸出至源极层SL中。其二，沟道结构240可以贯穿叠层结构230以及半导体层222，并且沟道结构240的底面240’(例如为沟道结构240沿第一方向分布的两个表面中靠近源极层SL的表面)与界面IF3齐平。
基于上述，在一些可能的实现方式中，由于沟道结构240延伸至源极层SL，因此，沟道结构240可以与源极层SL接触，使得沟道结构240可以与源极层SL耦接。在另一些可能的实现方式中，沟道结构240靠近源极层SL的一侧还可以设置有导电结构，导电结构可以与沟道结构240和源极层SL接触，使得沟道结构240可以与源极层SL耦接。导电结构可以提高沟道结构240与源极层SL之间的电连接稳定性。
沟道结构240可以呈阵列布置，在第一半导体结构200中，设置有沟道结构240的区域可以被称为存储阵列区SA。例如，多个沟道结构240排列成沿第三方向依次分布的多个沟道行，位于各奇数个沟道行中的沟道结构240可以阵列布置，位于各偶数个沟道行中的沟道结构240可以阵列布置。
为了更清楚地示出沟道结构，参见图5A、图5B和图6，沟道结构240包括半导体沟道241。半导体沟道241的材料可以包括半导体材料，半导体材料例如为非结晶、多结晶、或单晶硅中的一种或多种的组合。半导体沟道241可以用作存储单元串中各个晶体管的沟道。在一些实施例中，半导体沟道241可以与源极层SL耦接。
沟道结构240还包括功能层242。具体地，功能层242设置在半导体沟道241和叠层结构230之间。功能层242可以包括隧穿层242a和电荷存储层242b。
隧穿层242a可以设置在栅极层232和半导体沟道241之间。需要说明的是，当栅极层232与沟道结构240之间存在第二介质层260(也可以说，第二介质层260部分地设置在栅极层232与沟道结构240之间)时，隧穿层242a可以设置在第二介质层260和半导体沟道241之间。第二介质层260将在下文详细介绍。隧穿层242a的材料可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅或氮氧化硅中的一种或多种的组合。在一些实施例中，隧穿层242a的材料为氧化硅。半导体沟道241中的电子或空穴可以通过隧穿层242a隧穿至存储单元串的电荷存储层242b中。
电荷存储层242b可以设置在隧穿层242a和栅极层232之间。需要说明的是，当栅极层232与沟道结构240之间存在第二介质层260(也可以说，第二介质层260部分地设置在栅极层232与沟道结构240之间)时，电荷存储层242b可以设置隧穿层242a和第二介质层260之间。第二介质层260将在下文进行详细说明。电荷存储层242b的材料可以包括氮化硅、氮氧化硅、硅中的一种或多种的组合。电荷存储层242b可以被配置为存储操作存储单元串中存储单元的电荷。当通过栅极层232向半导体沟道241施加一定电压时，电荷存储层242b中的电荷的存储或移除可以影响半导体沟道241的导通状态。
在一些实施例中，功能层242还可以包括阻隔层242c。阻隔层242c可以设置在电荷存储层242b和栅极层232之间。需要说明的是，当栅极层232与沟道结构240之间存在第二介质层260(也可以说，第二介质层260部分地设置在栅极层232与沟道结构240之间)时，阻隔层242c可以设置电荷存储层242b和第二介质层260之间。第二介质层260将在下文进行详细说明。阻隔层242c的材料可以包括绝缘材料，绝缘材料例如包括氧化硅、氮化硅或氮氧化硅中的一种或多种的组合。在一些实施例中，阻隔层242a的材料为氧化硅。
继续参见图5B，在一些实施例中，沟道结构240还包括填充部243，填充部243的材料可以包括绝缘材料，例如，填充部243的材料为氮化硅。填充部243还可以包括一个或多个空气间隙243’，空气间隙243’可以减轻结构应力。
第一半导体结构200还包括第二介质层260。在一些实施例中，第二介质层260包括高介电常数材料(即高K材料)，高介电常数材料例如为以下材料中的一种或多种的组合：氧化铝、二氧化铪、氧化镧、氧化钇、氧化钽、上述材料中的一种的硅酸盐以及上述材料中的一种的氮掺杂化合物。
参见图5B和图6，第二介质层260至少部分地设置在栅极层232与沟道结构240之间。示例性地，第二介质层260包括第一部分260a。第二介质层的第一部分260a设置在栅极层232和沟道结构240之间。
在一些实施例中，沟道结构中功能层242包括阻隔层242c，阻隔层242c可以设置在电荷存储层242b与第二介质层260之间，例如，阻隔层242c可以设置在电荷存储层242b和第二介质层的第一部分260a之间。此时，第二介质层260(例如，第二介质层的第一部分260a)可以被配置为控制栅极层232与功能层中电荷存储层242b之间的功函数。在另一些实施例中，沟道结构中功能层242没有设置阻隔层242c，此时，第二介质层260可以设置在栅极层232和电荷存储层242b之间，并且，电荷存储层242b与第二介质层260接触。第二介质层260可以被配置为防止电荷存储层242b中存储的电荷向栅极层232泄露。
在三维存储器的的制造过程中，在制作栅极层232之前，可以在相邻第一介质层231之间形成牺牲间隙，继而在牺牲间隙中形成栅极层232。示例性地，制备三维存储器的中间产品可以包括初始叠层结构，该初始叠层结构包括交替叠置的第一介质层231和栅极牺牲层。在后续加工该中间产品而制造三维存储器的工艺中，可以贯穿该初始叠层结构形成栅线狭缝，使得通过该栅线狭缝可以露出第一介质层231之间的栅极牺牲层；可以通过栅线狭缝去除栅极牺牲层，进而在初始叠层结构中原来设置有栅极牺牲层的位置形成牺牲间隙；然后，可以在该牺牲间隙中形成栅极层232。如上文所述，在三维存储器中，在第一半导体结构200中，第二介质层260可以位于栅极层232与沟道结构240之间。为了将第二介质层260设置在栅极层232与沟道结构240之间，可以在形成栅极层232之前在上述牺牲间隙中形成第二介质层260，继而在带有第二介质层260的牺牲间隙中形成栅极层232。进一步地，第二介质层260可以共形地形成，因此，通过栅线狭缝而露出的表面上均可以形成有第二介质层260。
基于上述，在一些实施例中，第二介质层260部分地还设置在第一介质层231和栅极层232之间。示例性地，第二介质层260还可以包括第二部分260b。第二介质层的第二部分260b设置在第一介质层231和栅极层232之间。
第一半导体结构200还包括栅线隔离结构250。栅线隔离结构250贯穿叠层结构230以及半导体层222。栅线隔离结构250可以被配置为将层叠结构230划分为多个存储块。参见图5A，由于设置有栅线隔离结构250，三维存储器10可以被划分为多个存储块，例如存储块B1、存储块B2以及存储块B3。
在一些实施例中，栅线隔离结构250贯穿层叠结构230以及半导体层222，例如，栅线隔离结构250可以沿第一方向贯穿层叠结构230以及半导体层222。并且，栅线隔离结构250可以沿第三方向(例如垂直于第一方向)延伸。示例性地，栅线隔离结构250可以贯穿叠层结构230和半导体层222并延伸至源极层SL。与沟道结构240类似，栅线隔离结构250延伸至源极层SL可以意指以下两种情况：
其一，栅线隔离结构250可以贯穿叠层结构230以及半导体层222，并且凸出半导体层222与源极层SL之间的界面IF3而凸出至源极层SL中。其二，栅线隔离结构250可以贯穿叠层结构230以及半导体层222，并且栅线隔离结构250的底面250’(例如为栅线隔离结构250沿第一方向分布的两个表面中靠近源极层SL的表面)可以与界面IF3齐平。
栅线隔离结构250包括绝缘隔离部251。绝缘隔离部251可以被配置为将叠层结构230中位于同一层的相邻两个栅线(例如栅线G1和栅线G2)电性绝缘隔离，使得叠层结构230中位于同一层的相邻两个栅线不会形成导电通路，进而可以实现通过字线对存储单元进行寻址。可以理解地，绝缘隔离部251还可以被配置为将叠层结构230中位于不同层的两个或更多个栅线电性绝缘隔离。绝缘隔离部251的材料包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、金属氧化物、有机硅酸盐玻璃中的一种或多种的组合。在一些实施例中，绝缘隔离部251的材料为氧化硅。
绝缘隔离部251与半导体层222接触。也可以说，绝缘隔离部251与半导体层222之间不存在其他结构，例如，不存在第二介质层260。在一些实施例中，如上文所述，在制作第二介质层260的工艺中，第二介质层260还共形地形成在栅线狭缝中，使得在三维存储器的中间产品中，栅线狭缝中也形成有第二介质层260。示例性地，在三维存储器的中间产品中，在栅线狭缝中，绝缘隔离部251与半导体层222之间的界面IF2上也形成有第二介质层260。第二介质层260与半导体层222之间的结合较差，示例性地，第二介质层260包括高介电常数材料(例如氧化铝)，半导体层222为多晶硅层，高介电常数材料与多晶硅的结合较差。由于第二介质层260与半导体层222之间的结合较差，因此，当绝缘隔离部251与半导体层222之间存在第二介质层260时，在第二介质层260与半导体层222之间的界面IF2附近可能形成缺陷，例如空隙。
示例性地，图8A示出了相关技术中的一种半导体结构。参见图8A，在相关技术中的半导体结构30中，绝缘隔离部251与半导体层222之间存在第二介质层260，此时，半导体层222和其他包括半导体材料的膜层可以对绝缘隔离部251产生作用力，例如对绝缘隔离部251产生挤压作用。又因为第二介质层260与半导体层222之间的结合较差，因此，第二介质层260与半导体层222之间的界面IF2附近在上述力的作用下可能形成空隙SM，对半导体结构30的结构稳定性产生影响。继续参见图5B，在本公开实施例提供的三维存储器中，在第一半导体结构200中，绝缘隔离部251与半导体层222接触。这样，绝缘隔离部251与半导体层222之间没有第二介质层260。相比于第二介质层260，绝缘隔离部251与半导体层222的结合较好，当绝缘隔离部251与半导体层222接触时，可以改善上述问题。基于上述，由于绝缘隔离部251与半导体层222接触，因此，第一半导体结构200的结构稳定性可以提高，进而三维存储器的结构稳定性可以提高，产品的良率也可以得到提升。
进一步地，在一些实施例中，绝缘隔离部251与叠层结构230中至少一个(例如，一个；又如，多个)第一介质层231的侧面SW接触。第一介质层231的侧面SW例如为第一介质层231沿垂直于第一方向分布的表面。
在一些可能的实现方式中，绝缘隔离部251与叠层结构230中最靠近源极层SL的第一介质层231(例如第一介质层231b)的侧面接触。在另一些可能的实现方式中，绝缘隔离部251与叠层结构中各个第一介质层231的侧面接触。
基于同样的原理，在三维存储器的中间产品中，第一介质层231的侧面SW上也可以形成有第二介质层260。第二介质层260与第一介质层231之间的结合也较差，示例性地，第二介质层260包括高介电常数材料(例如氧化铝)，第一介质层231包括氧化硅，高介电常数材料与氧化硅的结合较差。类似地，由于第二介质层260与第一介质层231之间的结合较差，因此，当绝缘隔离部251与第一介质层231之间存在第二介质层260时，在第一介质层231的侧面SW上可能形成缺陷，例如空隙，这将会对半导体结构200的结构稳定性产生影响。而在本公开实施例提供的三维存储器的第一半导体结构中，绝缘隔离部251与第一介质层231的侧面SW接触，即，绝缘隔离部251与第一介质层231的侧面SW之间没有第二介质层260，可以提高第一半导体结构200的结构稳定性，进而三维存储器的结构稳定性也可以提高，提升了产品的良率。
可以理解地，由于绝缘隔离部251与半导体层222接触，因此，除了第二介质层260以外，绝缘隔离部251与半导体层222之间也不存在其他膜层。由于绝缘隔离部251与半导体层222的结合较好，当绝缘隔离部251与半导体层222直接接触时，可以改善半导体结构的结构稳定性。类似地，绝缘隔离部251与第一介质层231的侧面接触也可以具有相似的益处。
继续参见图5B，在一些实施例中，栅线隔离结构250还包括至少一个(例如，一个；又如，多个)导电部252。导电部252可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种的组合。
导电部252设置在绝缘隔离部251内。由于导电部252设置在绝缘隔离部251内，因此，导电部252与栅极层232之间可以是电性绝缘的。
此外，导电部252延伸至源极层SL。与沟道结构240类似地，导电部252延伸至源极层SL可以意指以下两种情况：
其一，导电部252可以凸出半导体层222与源极层SL之间的界面IF3而凸出至源极层SL中。其二，导电部252的底面252’(例如为导电部252沿第一方向分布的两个表面中靠近源极层SL的表面)可以与界面IF3齐平。
导电部252可以与源极层SL耦接。这样，导电部252可以作为三维存储器的共源触点，即可以通过导电部252向三维存储器的源极层SL传输电信号。基于上述，在一些可能的实现方式中，由于导电部252延伸至源极层SL，因此，导电部252可以与源极层SL接触，使得导电部252可以与源极层SL耦接。在另一些可能的实现方式中，导电部252靠近源极层SL的一侧还可以设置有导电结构。导电结构可以与导电部252和源极层SL接触，使得导电部252可以与源极层SL耦接。导电结构可以提高导电部252与源极层SL之间的电连接稳定性。
在另一些实施例中，栅线隔离结构250还可以包括至少一个(例如，一个；又如，多个)半导体填充部。半导体填充部可以设置在绝缘隔离部251内并延伸至源极层SL。半导体填充部在第一半导体结构中的相对位置可以与导电部252类似，可以参照上文的说明，在此不再赘述。
半导体填充部可以包括半导体材料，半导体材料例如为多晶硅。栅线隔离结构250中的半导体填充部可以起到调节应力的作用，使得三维存储器中的应力分布均匀，有利于提高三维存储器的结构稳定性。
在又另一些实施例中，栅线隔离结构250可以仅包括绝缘隔离部251。示例性地，栅线狭缝中可以仅填充绝缘材料。
在一些实施例中，第一半导体结构200还可以包括虚拟沟道结构270。虚拟沟道结构270可以位于接触区CA中。虚拟沟道结构270被配置为给半导体结构200提供机械支撑作用。示例性地，虚拟沟道结构270可以沿第一方向贯穿叠层结构230，还可以沿第一方向贯穿半导体层222。在一些可能的实现方式中，虚拟沟道结构270可以沿第一方向贯穿叠层结构230和半导体层222，并且凸出半导体层222与源极层SL的界面IF3而凸出至源极层SL中。虚设沟道结构270可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。虚设沟道结构270可以包括一个或多个空气间隙271，空气间隙271可以减小结构应力。
在一些实施例中，第一半导体结构200还可以包括覆盖层280。覆盖层280可以覆盖第一半导体结构200位于接触区CA中的部分，可以保护第一半导体结构200。覆盖层280可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
源极层SL可以位于半导体层222远离叠层结构230的一侧。也可以说，沿第一方向，源极层SL、半导体层222、以及叠层结构230依次设置。并且，第一半导体结构中的沟道结构240与源极层SL耦接，使得源极层SL可以作为三维存储串的源极。示例性地，沟道结构中的半导体沟道可以与源极层SL耦接。在一些实施例中，栅线隔离结构250还包括导电部252，导电部252也可以与源极层SL耦接。
参见图5B和图7，当通过图7中的中间半导体结构制造本公开提供的三维存储器时，例如，通过将衬底210去除并设置源极层SL而制造三维存储器时，由于绝缘隔离部251与半导体层222接触，因此，在去除衬底210时可以提高源端选择栅(例如包括栅极层232b)与半导体层222之间的第一介质层231c的结构完整性。
具体地，对比图8D中示出的相关技术中通过图8A中的半导体结构制备的三维存储器和图5B示出的通过图7中的中间半导体结构制备的三维存储器，在对图8A中半导体结构30进行后续加工进而制造图8D中的三维存储器50时，由于半导体结构30中存在空隙SM，因此，在通过刻蚀工艺(例如湿法刻蚀工艺)去除半导体层222远离叠层结构的一侧的膜层(例如衬底、第一刻蚀停止层221)时，叠层结构也可以被刻蚀。
示例性地，图8B和图8C示出了通过图8A中的半导体结构制备图8D中的三维存储器的工艺流程。参见图8A～图8D，在去除衬底(例如第二牺牲层213)和第三介质层221时，叠层结构被破坏，例如第一介质层231b被破坏，使得源端选择栅(例如包括栅极层232b)与半导体层222之间的第一介质层231b中可以形成空隙SM’。并且，在后续步骤中，空隙SM’可以被源极层SL’填充，从而影响源端选择栅对应的晶体管的工作电压(例如晶体管的导通电压和/或关断电压)。
而在本公开实施例提供的三维存储器中，参见图5B，绝缘隔离部251与半导体层222接触，即，绝缘隔离部251与半导体层222之间没有第二介质层260，可以改善上述问题，进而提高三维存储器的结构稳定性，并且可以改善底部选择栅的工作电压。
在一些实施例中，如上文所述，沟道结构240的半导体沟道241与源极层SL耦接。示例性地，参见图7和图5B，可以去除图7中的中间半导体结构中沟道结构240的功能层242的一部分，例如去除功能层242凸出衬底210的部分，以便露出沟道结构中的半导体沟道241，继而在半导体沟道241上设置源极层SL，使得源极层SL与半导体沟道241接触，以实现源极层SL与半导体沟道241耦接，使得源极层SL可以作为三维存储串的源极。
继续参见图5B，在一些可能的实现方式中，栅线隔离结构250还包括导电部252。示例性地，参见图5B和图7，可以去除图7中的中间半导体结构中栅线隔离结构250的绝缘隔离部251的一部分，例如去除绝缘隔离部251凸出衬底210的部分，以便露出栅线隔离结构250中的导电部252，继而在导电部252上设置源极层SL，使得源极层SL与导电部252接触，以实现源极层SL与导电部252耦接。
在一些实施例中，沟道结构240的功能层242的材料、栅线隔离结构250的绝缘隔离部251的材料在刻蚀工艺中可以具有相近的刻蚀速率，因此，上文所述的去除图7中的中间半导体结构20中沟道结构240的功能层242的一部分、以及栅线隔离结构250的绝缘隔离部251的一部分可以在同一工序中进行。示例性地，在去除第二牺牲层213后，可以通过刻蚀工艺去除暴露的功能层242和绝缘隔离部251，使得通过一次刻蚀即可暴露出沟道结构中半导体沟道241以及导电部252(例如为共源触点)，可以简化工艺流程。
在一些实施例中，参见图5B，沟道结构中的半导体沟道241可以贯穿半导体层222并凸出半导体层222与源极层SL的界面IF3而凸出至源极层SL中，这样，可以增大半导体沟道241与源极层SL的接触面积，有利于提高半导体沟道241与源极层SL的电连接稳定性。基于同样的原理，导电部252也可以贯穿半导体层222并凸出半导体层222与源极层SL的界面IF3而凸出至源极层SL中，这样，可以增大导电部252与源极层SL的接触面积，有利于提高导电部252与源极层SL的电连接稳定性。
在另一些实施例中，参见图9，沟道结构中的半导体沟道241可以贯穿半导体层222，并且，半导体沟道241与源极层SL接触的底面241’与界面IF3齐平。例如，在使用图7中的半导体结构20制造三维存储器的过程中，可以采用刻蚀工艺(例如化学机械平坦化)将位于半导体层222远离叠层结构230一侧的结构(即沿半导体层222远离叠层结构230的方向凸出半导体层222的结构)去除，然后再在半导体层222远离叠层结构230的一侧形成源极层SL，这样，可以使得三维存储器的表面较为平整。基于同样的原理，导电部252可以贯穿半导体层222，并且，导电部252与源极层SL接触的底面252’与界面IF3齐平，这样，三维存储器的表面可以更为平整。
在一些实施例中，参见图5B，在本公开实施例提供的三维存储器中，半导体层222还可以被配置为源端选择栅(例如包括栅极层232b)与源极层SL之间的间隔层。并且，通过控制半导体层222的厚度，可有效地控制源端选择栅与源极层SL之间的距离，有利于控制源端选择栅对应的晶体管的工作电压。
在一些实施例中，如上文所述，参见图2，三维存储器10还包括第二半导体结构100。在三维存储器10中，第二半导体结构100可以设置在第一半导体结构200远离源极层SL的一侧，也可以说，第二半导体结构200和源极层SL位于第一半导体结构100的两侧。这样，可以提高三维存储器10的器件密度。此外，在制备这种三维存储器时，可以将第一半导体结构和第二半导体结构分开制作。这样，能够避免两个器件制造时互相影响对方的制作过程，可以提高三维存储器的性能。
在一些实施例中，三维存储器还可以包括后段制程互联层(图中未示出)。后段制程互联层可以设置在源极层SL远离第一半导体结构200的一侧，被配置为在三维存储器和外部电路之间传输电信号。后段制程互联层可以与第二半导体结构中的外围电路耦接，使得外部电路输出的电信号可以通过后段制程互联层被传输至外围电路。
本公开的实施例还提供了一种三维存储器。图10为一种三维存储器的结构图。图11为另一种三维存储器的结构图。需要说明的是，图10和图11仅示出了三维存储器中的第一半导体结构和源极层，而省略了其他结构，例如，省略了第二半导体结构。参见图5B、图10和图11，图10和图11中的三维存储器60与图5B中的三维存储器10的区别为图10和图11中的三维存储器60不包括半导体层222。其余结构均可以与图5B中的三维存储器10中的相应结构相同，可以参照上文对三维存储器10的说明，在此不再赘述。
参见图10，三维存储器60包括叠层结构230。叠层结构230包括交替叠置的第一介质层231和栅极层232。
三维存储器60还包括沟道结构240，沟道结构240贯穿叠层结构230。
在一些实施例中，沟道结构240包括半导体沟道241和功能层242。功能层242设置在半导体沟道241和叠层结构230之间。
三维存储器60还包括第二介质层260。第二介质层260至少部分地设置在栅极层232与沟道结构240之间。
三维存储器60还包括栅线隔离结构250。栅线隔离结构250贯穿叠层结构230。栅线隔离结构250包括绝缘隔离部251。绝缘隔离部251与至少一个(例如，一个；又如，多个)第一介质层231的侧面SW接触。第一介质层231的侧面SW例如为第一介质层沿垂直于第一方向分布的表面。
在一些可能的实现方式中，绝缘隔离部251与叠层结构230中最靠近源极层SL的第一介质层231(例如第一介质层231b)的侧面接触。在另一些可能的实现方式中，绝缘隔离部251与叠层结构中各个第一介质层231的侧面接触。
绝缘隔离部251与至少一个第一介质层231的侧面SW接触可以实现的有益效果可以参照上文，在此不再赘述。
在一些实施例中，三维存储器60还包括源极层SL。源极层SL可以设置在叠层结构230上。沟道结构240与源极层SL耦接。示例性地，沟道结构240中的半导体沟道241与源极层SL耦接，以实现沟道结构240与源极层SL耦接。
图10和图11中的三维存储器60也可以由图7中的中间半导体结构20进一步加工得到。
具体地，参见图7和图10，可以采用刻蚀工艺(例如湿法/干法刻蚀工艺)去除衬底210、部分功能层242以及部分绝缘隔离部251，以暴露半导体沟道241和/或导电部252。进一步地，还可以通过刻蚀工艺去除半导体层222，可以得到图10所示的三维存储器60。
参见图7和图11，可以采用化学机械平面化(Chemical MechanicalPlanarization，可以简称为CMP)，去除衬底210，以暴露半导体沟道241和/或导电部252。进一步地，还可以暴露第一介质层231(例如第一介质层231b)，可以得到图11所示的三维存储器60。这样，三维存储器60的表面可以较为平整。
图12为另一种三维存储器的结构图。需要说明的是，图12仅示出了三维存储器中的第一半导体结构和源极层，而省略了其他结构，例如，省略了第二半导体结构。
参见图12，在一些实施例中，三维存储器60还包括半导体层222’和源极层SL。
需要说明的是，参见图5B和图12，图12中的三维存储器60与图5B中的三维存储器10的区别为图12中的三维存储器60中的半导体层222’与图5B中的三维存储器10中的半导体层222不同(半导体层222’的结构将在下文详细说明)，其余结构均可以与图5B中的三维存储器10中的相应结构相同，可以参照上文对三维存储器10的说明，在此不再赘述。
参见图12，在三维存储器60中，半导体层222’设置在源极层SL和叠层结构230之间。示例性地，源极层SL、半导体层222’以及叠层结构230可以沿第一方向依次分布。
在一些可能的实现方式中，半导体层222’与绝缘隔离部251之间可以设置有一个或多个膜层。示例性地，半导体层222’与绝缘隔离部251之间可以设置有第二介质层260。
在另一些可能的实现方式中，半导体层222’与绝缘隔离部251接触，即，半导体层222’与绝缘隔离部251之间没有其他结构。
半导体层222’的材料和其他特征可以与图5B中三维存储器10中的半导体层222相同，可以参照上文的说明，在此不再赘述。
继续参见图12，在三维存储器60中，沟道结构240与源极层SL耦接。示例性地，沟道结构240中的半导体沟道241与源极层SL耦接，以实现沟道结构240与源极层SL耦接。
本公开的一些实施例还提供了一种电子设备。电子设备可以是移动通信终端、平板电脑、游戏机、数字多媒体播放器、智能穿戴设备(例如，智能手表、智能手环、智能眼镜等)等中的任一种。
电子设备可以包括上文所述的三维存储器，还可以包括中央处理器CPU(centralprocessing unit，中央处理器)、缓存器(cache)和控制器等中的至少一种。
本公开的一些实施例还提供了一种三维存储器的制备方法。可以使用该三维存储器的制备方法制备上述任一实施例提供的三维存储器。图13是根据本公开实施例的三维存储器的制备方法的流程图，图14A～图14M为根据本公开实施例的三维存储器的制备方法的工艺流程图。参见图13和图14A～图14M，三维存储器的制备方法包括：
S11、在衬底上形成半导体层。
参见图14A，在一些实施例中，衬底210可以是复合衬底，具有多层结构。示例性地，衬底210可以包括基底211、第一牺牲层212、以及第二牺牲层213。衬底210中各层的材料可以参照上文的说明，在此不再赘述。可以采用薄膜沉积工艺在基底211上形成第一牺牲层212和第二牺牲层213，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
在一些实施例中，在衬底210上形成半导体层222之前，在衬底210上形成第三介质层221。即，可以在衬底210上依次形成第三介质层221和半导体层222。在另一些实施例中，也可以仅在衬底210上形成半导体层222，而不形成第三介质层221。
第三介质层221和半导体层222的材料可以参照上文的说明，在此不再赘述。
可以采用薄膜沉积工艺在衬底上形成半导体层222，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
S12、在半导体层远离衬底的一侧形成交替叠置的第一介质层和栅极牺牲层。
参见图14B，可以在半导体层222沿第一方向上远离衬底210的一侧形成交替叠置的多个第一介质层231和多个栅极牺牲层610。为了表述简便，在本文中，将交替叠置的第一介质层231和栅极牺牲层610称为初始叠层结构600。
在初始叠层结构600中，多个第一介质层231的厚度可以相同也可以不同，多个栅极牺牲层610的厚度可以相同也可以不同，可以根据具体工艺需求进行设置。此外，本公开对初始叠层结构的层数不作限制，例如，初始叠层结构的层数可以为8、64、128等。
在一些实施例中，在初始叠层结构600的各个第一介质层231和栅极牺牲层610中，最靠近半导体层222的层为第一介质层231。在另一些实施例中，在初始叠层结构600的各个第一介质层231和栅极牺牲层610中，最靠近半导体层222的层为栅极牺牲层610。
第一介质层231的材料可以参照上文的说明，在此不再赘述。栅极牺牲层610的材料可以包括氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。需要说明的是，栅极牺牲层610的材料和第一介质层231的材料可以相互配合，使得在刻蚀工艺中，栅极牺牲层610的材料的刻蚀速率与第一介质层231的材料的刻蚀速率不同，进而在刻蚀工艺中，可以去除栅极牺牲层610而保留第一介质层231。
可以采用薄膜沉积工艺在衬底210上形成第一介质层231和栅极牺牲层610，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
在一些实施例中，初始叠层结构610的边缘可形成台阶状结构。台阶状结构可以设置在半导体结构的接触区CA中。示例性地，可以通过向初始叠层结构600的多个第一介质层231和栅极牺牲层610执行多次“修整-刻蚀(trim-etch)”循环工艺而形成台阶状结构。
在一些实施例中，可以在台阶状结构上形成覆盖层280。覆盖层280的材料可以参照上文的说明，在此不再赘述。示例性地，可以通过薄膜沉积工艺形成覆盖层280。在一些可能的实现方式中，可以采用CMP工艺对覆盖层280远离衬底210的表面进行平坦化处理。
S13、形成贯穿交替叠置的第一介质层和栅极牺牲层以及半导体层并延伸至衬底的沟道结构
参见图14C，沟道结构240延伸至衬底210可以意指一下两种情况：
其一，沟道结构240可以凸出衬底210与半导体层222之间的界面IF1而凸出至衬底210中。其二，沟道结构240的底面240’(例如为沟道结构240沿第一方向分布的两个表面中靠近衬底210的表面)可以与界面IF1齐平。在下文中，关于“结构1延伸至结构2”的阐述均可以参照沟道结构240延伸至衬底210的阐述，例如栅线狭缝延伸至衬底210即可以参照沟道结构240延伸至衬底210的阐述，下文将不再一一赘述。
在一些实施例中，形成贯穿交替叠置的第一介质层231和栅极牺牲层610(即初始叠层结构600)和半导体层222并延伸至衬底210的沟道结构240包括形成沟道孔240h。沟道孔240h贯穿交替叠置的第一介质层231和栅极牺牲层610(即初始叠层结构600)和半导体层222并延伸至衬底210。沟道孔240h可以沿第一方向贯穿初始叠层结构600和半导体层222。示例性地，可以通过干法/湿法刻蚀工艺在初始叠层结构600和半导体层222中形成沟道孔240h。在一些可能的实现方式中，衬底210可以包括第二牺牲层213，第二牺牲层213可以被配置为刻蚀形成沟道孔240h的刻蚀停止层。示例性地，可以通过第二牺牲层213停止对沟道孔240h的刻蚀，使得沟道孔240h不会进一步地延伸至第一牺牲层212和基底211。
形成贯穿交替叠置的第一介质层231和栅极牺牲层610(即初始叠层结构600)和半导体层222并延伸至衬底的沟道结构240还包括在形成沟道孔240h后，在沟道孔240h的内壁依次形成功能层242和半导体沟道层241。其中，功能层242和半导体沟道层241的材料可以按照上文的说明，在此不再赘述。在一些实施例中，在沟道孔240h的内壁形成功能层242可以包括在沟道孔240h的内壁依次形成电荷存储层242b和隧穿层242a。在一些实施例中，在沟道孔240h的内壁形成功能层242还包括在形成电荷存储层242b和隧穿层242a之前，在沟道孔240h的内壁形成阻隔层242c。即，基于上述，形成沟道结构240可以包括在沟道孔240h中依次形成阻隔层242c、电荷存储层242b、隧穿层242a以及半导体沟道层241。
示例性地，可以采用薄膜沉积工艺在沟道孔240h的内壁形成阻隔层242c、电荷存储层242b、隧穿层242a以及半导体沟道层241，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
在一些可能的实现方式中，在沟道孔240h的内壁依次形成功能层242和半导体沟道241之后，可以在沟道孔240h内形成填充部243。可以通过薄膜沉积工艺形成填充部243。示例性地，可以通过对薄膜沉积工艺进行控制，使得在填充部243中形成一个或多个空气间隙243’。
在一些实施例中，步骤S13还可以包括在半导体结构的接触区CA中形成虚拟沟道结构270。示例性地，可以在形成沟道孔240h的步骤中，在半导体结构的接触区CA也形成沟道孔240h’，该沟道孔240h’可以称为待形成虚拟沟道结构270的沟道孔240h’。可以通过薄膜沉积工艺在待形成虚拟沟道结构的沟道孔240h’中形成绝缘材料，例如氧化硅，以便形成虚拟沟道结构270。类似地，可以通过控制薄膜沉积工艺，在虚拟沟道结构270中形成一个或多个空气间隙271。
S14、形成贯穿交替叠置的第一介质层和栅极牺牲层以及半导体层并延伸至衬底的栅线狭缝。
与形成沟道孔240h类似地，可以通过干法/湿法刻蚀工艺在初始叠层结构600中形成栅线狭缝St。形成栅线狭缝St的具体工艺可以参照上文中对形成沟道孔240h的工艺的相关说明，在此不再赘述。
栅线狭缝St可以沿第一方向贯穿初始叠层结构600和半导体层222，并且，栅线狭缝St可以沿第三方向(例如垂直于第一方向)延伸。
需要说明的是，在一些实施例中，步骤S13中形成贯穿初始叠层结构600以及半导体层222并延伸至衬底210的沟道孔240h的步骤和步骤S14中形成贯穿初始叠层结构600以及半导体层222并延伸至衬底210的栅线狭缝St的步骤可以在同一道工序中进行，例如通过一次刻蚀工艺形成沟道孔240h和栅线狭缝St。在另一些实施例中，步骤S13中形成贯穿初始叠层结构600以及半导体层222并延伸至衬底210的沟道孔240h的步骤和步骤S14中形成贯穿初始叠层结构600以及半导体层222并延伸至衬底210的栅线狭缝St的步骤也可以在不同工序中进行，例如通过一次刻蚀工艺形成沟道孔240h，通过另一次刻蚀工艺形成栅线狭缝St。本公开的实施例对上述两个步骤进行的先后顺序不做限制。
S15、通过栅线狭缝去除栅极牺牲层，形成牺牲间隙。
参见图14D，在一些实施例中，可以通过干法/湿法刻蚀工艺，利用栅线狭缝St作为刻蚀剂的通道，使得栅极牺牲层可以通过栅线狭缝St而与刻蚀剂接触，进而去除初始叠层结构600中的栅极牺牲层，在初始叠层结构600中原本设置有栅极牺牲层的位置可以形成牺牲间隙610’。
S16、在牺牲间隙和栅线狭缝中形成第二介质层。
参见图14E，可以通过薄膜沉积工艺在牺牲间隙160’内形成第二介质层260。在一些可能的实现方式中，可以采用薄膜沉积工艺，在牺牲间隙160’和栅线狭缝St内共形地形成第二介质层260。
在一些实施例中，在通过薄膜沉积工艺在牺牲间隙610’内形成第二介质层260时，还可以在初始叠层结构600远离半导体层222的表面600a(即图14E中初始叠层结构600的上表面600a)上共形地形成第二介质层260。
S17、至少去除第二介质层与半导体层接触的部分。
参见图14F，步骤S17包括去除第二介质层260与半导体层222接触的部分。进一步地，在一些实施例中，步骤S17包括去除第二介质层260与半导体层222接触的部分，以及与第一介质层231的侧面SW和/或衬底210接触的部分。在一些实施例中，步骤S17还可以包括去除第二介质层260与第三介质层221接触的部分。其中，第一介质层231的侧面SW可以是第一介质层231通过栅线狭缝St而暴露的表面，具体地，侧面SW可以是第一介质层231沿垂直于第一方向的侧面。在一些可能的实现方式中，步骤S17还可以包括去除位于初始叠层结构600远离半导体层222的表面600a上的第二介质层260。基于上述，在完成步骤S17后，在半导体结构中，半导体层222通过栅线狭缝St暴露的表面上可以不存在第二介质层260；进一步地，在半导体结构中，第一介质层231通过栅线狭缝St而暴露的侧面SW以及衬底210通过栅线狭缝St而暴露的表面上也可以不存在第二介质层260；此外，位于初始叠层结构600远离半导体层222的表面600a上也可以不存在第二介质层260。
在一些实施例中，在进行步骤S17之前，参见图14G，可以通过栅线狭缝St对第二介质层260进行离子注入处理。示例性地，通过栅线狭缝St，可以对位于栅线狭缝St中的第二介质层260进行离子注入处理。位于栅线狭缝St中的第二介质层260可以包括位于栅线狭缝St中且与第一介质层231的侧面SW、半导体层222、以及衬底210接触的第二介质层260，还可以包括位于栅线狭缝St中且与第三介质层221接触的第二介质层260。可以对上述第二介质层260进行离子注入处理。又示例性地，还可以对位于初始叠层结构600远离半导体层222的表面上的第二介质层260进行离子注入处理。通过离子注入处理，可以对位于栅线狭缝St中的第二介质层260进行改性，使得在后续的刻蚀工艺中，第二介质层260的刻蚀速率加快，更容易被去除。
进一步地，参见图14H，在通过栅线狭缝St对第二介质层260进行离子注入处理后，可以进行步骤S17，例如，可以通过刻蚀工艺(例如湿法刻蚀工艺)去除经过离子注入处理的第二介质层260的部分或全部。在一些实施例中，在通过栅线狭缝St对第二介质层260进行离子注入处理后，通过刻蚀工艺(例如湿法刻蚀工艺)可以去除经过离子注入处理的第二介质层260的一部分。
在一些实施例中，步骤S17可以包括子步骤S171，子步骤S171包括通过栅线狭缝St对第二介质层260进行干法刻蚀处理，以至少去除第二介质层260与半导体层222接触的部分。示例性地，通过干法刻蚀处理，可以去除栅线狭缝St中的全部第二介质层260。
在一些实施例中，可以先通过栅线狭缝St对第二介质层260进行离子注入处理，并通过刻蚀工艺(例如湿法刻蚀工艺)去除经过离子注入处理的第二介质层260的一部分，再进行子步骤S171。如上文所述，通过栅线狭缝St对第二介质层260进行离子注入处理并且进行刻蚀工艺(例如湿法刻蚀工艺)后，位于栅线狭缝St中的第二介质层260可能没有被全部去除，例如，参见图14H，在栅线狭缝St的底部可以残留第二介质层260。其中，栅线狭缝St的底部可以是栅线狭缝St靠近衬底210的一端，通过栅线狭缝St的底部可以暴露半导体层222和/或衬底210。可以通过子步骤S171中的干法刻蚀工艺处理栅线狭缝St的底部，可以进一步地去除栅线狭缝St中残留的第二介质层260。
此外，继续参见图14G，在一些实施例中，栅线狭缝St中还可以包括其他界面层。示例性地，半导体层222和第二牺牲层213的材料可以为多晶硅，在制作第二介质层260之前，可以对半导体层222和/或衬底210通过栅线狭缝St而暴露的表面进行氧化处理，使得在半导体层222和/或衬底210通过栅线狭缝St而暴露的表面上形成氧化层OI，即，在栅线狭缝St的底部形成有氧化层OI。氧化层OI可以起到保护半导体层222和/或第二牺牲层213的作用。
基于此，参见图14F和图14G，在执行子步骤S171时，在通过栅线狭缝St对第二介质层260进行干法刻蚀处理的同时，还可以对位于栅线狭缝St中的其他界面层，例如氧化层OI，进行干法刻蚀处理，以去除位于栅线狭缝St中的其他界面层。
基于上述，参见图14F，在一些实施例中，经过步骤S17，牺牲间隙610’可以设置有第二介质层260(也可以说牺牲间隙610’带有第二介质层260)，具体地，第二介质层260可以设置在牺牲间隙610’沿垂直于第一方向的内壁IW1上，还可以设置在牺牲间隙610’沿第一方向的内壁IW2上。
S18、在牺牲间隙内形成栅极层。
参见图14H和图14I，在一些实施例中，栅极层232可以包括导体层2322，导体层2322的材料和位置可以参照上文的说明，在此不再赘述。可以通过薄膜沉积工艺在牺牲间隙610’内形成导体层2322，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
在一些实施例中，栅极层232还可以包括金属化合物层2321。金属化合物层2321的材料和位置可以参照上文的说明，在此不再赘述。此时，步骤S18可以包括：在牺牲间隙610’内依次形成金属化合物层2321和导体层2322，即，在牺牲间隙610’中形成金属化合物层2321，然后，在带有金属化合物层2321的牺牲间隙610’中形成导体层2322。示例性地，可以通过薄膜沉积工艺在牺牲间隙610’内形成金属化合物层2321，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
在一些实施例中，在形成栅极层232的过程中，可以采用共形的薄膜沉积工艺，因此，栅极层232的材料还可以共形地形成在栅线狭缝St中。此时，步骤S18可以包括子步骤S181，子步骤S181包括去除位于栅线狭缝St中的栅极层232材料，例如可以采用刻蚀工艺，例如湿法刻蚀工艺去除栅线狭缝St中的栅极层232材料。子步骤181还可以包括去除位于牺牲间隙610’中的部分栅极层232材料，例如，可以去除位于牺牲间隙610’中且靠近栅线狭缝St的部分栅极层232材料。
在一些可能的实现方式中，子步骤S181与步骤S17中去除第二介质层260的步骤可以在同一道工序中进行。示例性地，在步骤S17之前可以通过栅线狭缝St对第二介质层260进行离子注入处理，然后在牺牲间隙内形成栅极层232，并且同时在栅线狭缝St中共形地沉积栅极层232的材料，形成的材料层。之后，可以在同一道工序中进行子步骤S181和步骤S17，例如，通过一次刻蚀工艺(例如湿法刻蚀工艺)完成子步骤S181中去除栅线狭缝St中栅极层232材料的过程和步骤S17中去除经离子注入处理后的第二介质层260的过程。例如，经过离子注入处理的第二介质层260的材料的刻蚀速率与栅极层232的材料的刻蚀速率相近，可以通过一次刻蚀工艺即可实现将二者均去除。
基于上述，可以形成叠层结构230，叠层结构230包括交替叠置的第一介质层231和栅极层232。
S19、在栅线狭缝内形成栅线隔离结构。
参见图14J，在一些实施例中，栅线隔离结构250可以包括绝缘隔离部251，绝缘隔离部251的材料可以参照上文的说明，在此不再赘述。可以在栅线狭缝St内形成绝缘隔离部251，进而形成栅线隔离结构250。在一些实施例中，可以在栅线狭缝St和牺牲间隙的一部分中形成绝缘隔离部251。示例性地，经过子步骤S181之后，牺牲间隙中靠近栅线狭缝St的部分栅极层232材料被去除，可以在栅线狭缝St和上述的部分牺牲间隙中共形地形成绝缘隔离部251。
可以通过薄膜沉积工艺形成绝缘隔离部251，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
如上文所述，经过步骤S17，在半导体结构中，半导体层222通过栅线狭缝St暴露的表面上可以不存在第二介质层260；进一步地，在半导体结构中，第一介质层231通过栅线狭缝St而暴露的侧面SW以及衬底210通过栅线狭缝St而暴露的表面上也可以不存在第二介质层260。因此，在步骤S19中形成的绝缘隔离部251可以与半导体层222接触，还可以与第一介质层231的侧面SW接触。这样，可以提高半导体结构的结构稳定性。具体的说明可以参照上文的相关说明，在此不再赘述。
在一些实施例中，栅线隔离结构250还可以包括导电部252，导电部252的材料可以参照上文的说明，在此不再赘述。此时，步骤S19可以包括：在栅线狭缝St内依次形成绝缘隔离部251和导电部252，使得导电部252设置在绝缘隔离部251内。可以通过薄膜沉积工艺形成导电部252，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
S20(可选地)、去除衬底。
参见图14J和图14K，在一些实施例中，可以从衬底210的背部(即衬底210远离半导体层222的一侧)进行处理，可以通过化学机械平坦化(CMP)、干法/湿法刻蚀工艺去除衬底210。例如，可以通过化学机械平坦化(CMP)和/或刻蚀工艺(例如包括干法刻蚀工艺和/或湿法刻蚀工艺)去除基底211；又例如，可以通过湿法刻蚀工艺去除第一牺牲层212，第二牺牲层213可以作为通过湿法刻蚀工艺去除第一牺牲层212的工艺中的刻蚀停止层；又例如，可以通过湿法刻蚀工艺去除第二牺牲层213，第三介质层221可以作为通过湿法刻蚀工艺去除第二牺牲层213的工艺中的刻蚀停止层。
在一些实施例中，参见图14J和图14K，沟道结构240包括半导体沟道241和功能层242。三维存储器的制备方法还包括在衬底上形成半导体层222的步骤之前，在衬底上形成了第三介质层221。此时，步骤S20可以包括子步骤S201，子步骤S201包括去除衬底210，以暴露第三介质层221和部分功能层242，例如功能层242延伸至衬底210的部分。示例性地，如上文所述，可以通过刻蚀工艺去除衬底210，第三介质层221可以作为通过湿法刻蚀工艺去除衬底210的工艺中的刻蚀停止层，例如可以通过选用预定的刻蚀剂，使得刻蚀可以停止于第三介质层221而不会进一步刻蚀半导体层222。进一步地，功能层242(例如阻隔层242c)的材料的刻蚀速率可以与第三介质层221的材料的刻蚀速率相近，例如，阻隔层242c的材料与第三介质层221的材料相同，均为氧化硅。基于此，刻蚀可以停止于第三介质层221和功能层242。通过增加第三介质层221，有利于控制去除衬底210过程中的工艺均匀性。
进一步地，参见图14K和图14L，三维存储器的制备方法还可以包括：去除第三介质层221和部分功能层242，以暴露半导体沟道241。例如，半导体沟道241中延伸至衬底210的部分可以被暴露出来。
示例性地，可以通过刻蚀工艺(例如湿法刻蚀工艺)去除第三介质层221和部分功能层242，并通过选用预定的刻蚀剂使得刻蚀停止于半导体层222而不会进一步刻蚀第一介质层231。进一步地，半导体沟道241的材料的刻蚀速率可以与半导体层222的材料的刻蚀速率相近，例如，半导体沟道241的材料与半导体层222的材料相同，均为多晶硅。基于此，刻蚀可以停止于半导体层222和半导体沟道241。通过增加半导体层222，有利于控制去除衬底过程中的工艺均匀性。
示例性地，可以通过控制刻蚀时间，进一步去除沟道结构240的功能层242延伸至第三介质层221或半导体层222的部分，使得半导体沟道241具有更大的暴露面积。
继续参见图14J和图14K，在一些实施例中，栅线隔离结构250包括绝缘隔离部251和导电部252。此时，基于同样的原理，步骤S20可以包括子步骤S202，子步骤S202包括去除衬底210，以暴露第三介质层221和部分绝缘隔离部251，例如绝缘隔离部251延伸至衬底210的部分。示例性地，如上文所述，可以通过刻蚀工艺去除衬底210。类似地，绝缘隔离部251的材料的刻蚀速率可以与第三介质层221的材料的刻蚀速率相近，例如，绝缘隔离部251的材料与第三介质层221的材料相同，均为氧化硅。基于此，刻蚀可以停止于第三介质层221和绝缘隔离部251。
进一步地，在一些实施例中，参见图14K和图14L，三维存储器的制备方法还可以包括去除第三介质层221和部分绝缘隔离部251，以暴露导电部252，例如，导电部252中延伸至衬底210的部分可以被暴露出来。
示例性地，可以通过刻蚀工艺(例如湿法刻蚀工艺)去除第三介质层221和部分绝缘隔离部252，并通过选用预定的刻蚀剂使得刻蚀停止于半导体层222而不会进一步刻蚀第一介质层231。进一步地，导电部252的材料的刻蚀速率可以与半导体层222的材料的刻蚀速率相近，例如，导电部252的材料与半导体层222的材料相同，均为多晶硅。基于此，刻蚀可以停止于半导体层222和导电部252。
示例性地，可以通过控制刻蚀时间，进一步去除栅线隔离结构的绝缘隔离部251延伸至第三介质层221或半导体层222的部分，使得导电部252具有更大的暴露面积。
在一些实施例中，子步骤S201和子步骤S202可以在同一道工序中进行。在此基础上，去除第三介质层221和部分功能层242，以暴露半导体沟道241的步骤和去除第三介质层221和部分绝缘隔离部251，以暴露导电部252的步骤可以在同一道工序中进行。示例性地，绝缘隔离部251的材料的刻蚀速率、功能层242的材料的刻蚀速率以及第三介质层221的材料的刻蚀速率相近，可以通过一次刻蚀工艺(例如湿法刻蚀工艺)去除第三介质层221、部分绝缘隔离部251、以及部分功能层242，以暴露半导体沟道241、导电部252以及半导体层222。
在一些实施例中，由于虚拟沟道结构270的材料的刻蚀速率可以与绝缘隔离部251和/或功能层242的材料的刻蚀速率相近，因此，在去除部分绝缘隔离部251和/或去除部分功能层242的步骤中，虚拟沟道结构270延伸至衬底的部分也可以被部分地去除。
步骤S21(可选的)、在去除衬底后，在半导体层远离叠层结构的一侧形成源极层。
参见图14M，源极层SL的材料可以参照上文的说明，在此不再赘述。示例性地，可以通过薄膜沉积工艺形成源极层SL，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
如上文所述，经过步骤S20去除衬底后，并且执行去除部分功能层242的步骤后，半导体结构中的半导体沟道241可以被暴露。因此，形成的源极层SL可以与暴露的半导体沟道241接触，以实现源极层SL与半导体沟道241的耦接。
在一些实施例中，如上文所述，经过步骤S20，并且执行去除部分绝缘隔离部251的步骤后，导电部252也可以被暴露。因此，形成的源极层SL也可以与暴露的导电部252接触，以实现导电部252与源极层SL的耦接。
在一些可能的实现方式中，可以通过例如离子注入工艺，对源极层SL进行注入P型或N型掺杂及的掺杂处理，还可以通过激光退火工艺修复经离子注入工艺后造成的材料的晶格损伤以及激活注入的掺杂剂。
在一些实施例中，三维存储器的制备方法还可以包括步骤S22：在去除衬底之前，将第一半导体结构与第二半导体结构耦接，其中，第二半导体结构位于第一半导体结构远离衬底的一侧。
其中，第一半导体结构和第二半导体结构可以参照上文的说明，在此不再赘述。
在一些实施例中，可以通过在阵列互联层和外围互联层之间设置粘结界面，将阵列器件与外围器件粘结，进而实现第一半导体结构和第二半导体结构耦接。然后，可以将粘结在一起的第一半导体结构和第二半导体结构整体翻转180°，进而可以从衬底的背部(即衬底远离叠层结构的一侧)进行去除衬底的步骤。这样，可以将包括外围电路的第二半导体结构和第一半导体结构分开制作。例如，外围电路可以在一基底上制作，半导体结构可以在另一基底上制作。这样，能够避免两个器件制造时互相影响对方的制作过程，可以提高三维存储器的性能。并且，在去除衬底的步骤中，由于先将第一半导体结构与第二半导体结构耦接，再执行去除衬底的步骤，因此，在去除衬底的步骤中，第二半导体结构可以为第一半导体结构提供支撑作用，可以提高三维存储器的结构稳定性，提高产品的良率。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (23)

1.一种三维存储器，其特征在于，包括：
第一半导体结构，所述第一半导体结构包括：
半导体层；
叠层结构，设置在所述半导体层上，包括交替叠置的第一介质层和栅极层；
沟道结构，贯穿所述叠层结构以及所述半导体层；
第二介质层，至少部分地设置在所述栅极层与所述沟道结构之间；
栅线隔离结构，贯穿所述叠层结构和所述半导体层，所述栅线隔离结构包括绝缘隔离部，所述绝缘隔离部与所述半导体层接触。
2.根据权利要求1所述的三维存储器，其特征在于，
所述第二介质层部分地还设置在所述第一介质层和所述栅极层之间。
3.根据权利要求1或2所述的三维存储器，其特征在于，
所述绝缘隔离部与所述第一介质层的侧面接触。
4.根据权利要求1所述的三维存储器，其特征在于，
所述半导体层为多晶硅层；和/或
所述第二介质层包括高介电常数材料。
5.根据权利要求2所述的三维存储器，其特征在于，
所述栅极层包括金属化合物层和导体层，所述金属化合物层设置在所述导体层和所述第二介质层之间。
6.根据权利要求1所述的三维存储器，其特征在于，还包括：
源极层，设置在所述半导体层远离所述叠层结构的一侧，所述沟道结构与所述源极层耦接。
7.根据权利要求6所述的三维存储器，其特征在于，
所述沟道结构包括：半导体沟道和功能层，所述功能层设置在所述半导体沟道和所述叠层结构之间，所述半导体沟道与所述源极层耦接；
所述功能层包括：隧穿层和电荷存储层，所述隧穿层设置在所述第二介质层和所述半导体沟道之间，所述电荷存储层设置在所述隧穿层和所述第二介质层之间；
其中，所述电荷存储层与所述第二介质层接触，或者，所述功能层还包括阻隔层，所述阻隔层设置在所述电荷存储层和所述第二介质层之间。
8.根据权利要求6所述的三维存储器，其特征在于，
所述栅线隔离结构还包括：导电部，所述导电部设置在所述绝缘隔离部内并延伸至所述源极层；；
所述导电部与所述源极层耦接。
9.根据权利要求6所述的三维存储器，其特征在于，还包括:
第二半导体结构，设置在所述第一半导体结构远离所述源极层的一侧；
所述第二半导体结构与所述第一半导体结构耦接。
10.一种三维存储器，其特征在于，包括：
叠层结构，包括交替叠置的第一介质层和栅极层；
沟道结构，贯穿所述叠层结构；
第二介质层，至少部分设置在所述栅极层与所述沟道结构之间；
栅线隔离结构，贯穿所述叠层结构，所述栅线隔离结构包括绝缘隔离部；
所述绝缘隔离部与所述第一介质层的侧面接触。
11.根据权利要求10所述的三维存储器，其特征在于，
所述沟道结构包括：半导体沟道和功能层，所述功能层设置在所述半导体沟道和所述叠层结构之间。
12.根据权利要求11所述的三维存储器，其特征在于，还包括：
源极层，所述半导体沟道与所述源极层耦接。
13.根据权利要求11所述的三维存储器，其特征在于，还包括：
半导体层和源极层，所述半导体层设置在所述源极层和所述叠层结构之间，所述绝缘隔离部和所述半导体层接触，所述半导体沟道与所述源极层耦接。
14.一种电子设备，其特征在于，包括权利要求1～13任一项所述的三维存储器。
15.一种三维存储器的制备方法，其特征在于，包括：
在衬底上形成半导体层；
在所述半导体层远离所述衬底的一侧形成交替叠置的第一介质层和栅极牺牲层；
形成贯穿所述交替叠置的第一介质层和栅极牺牲层以及所述半导体层并延伸至所述衬底的沟道结构；
形成贯穿所述交替叠置的第一介质层和栅极牺牲层以及半导体层并延伸至所述衬底的栅线狭缝；
通过所述栅线狭缝去除所述栅极牺牲层，形成牺牲间隙；
在所述牺牲间隙和所述栅线狭缝中形成第二介质层；
至少去除所述第二介质层与所述半导体层接触的部分；
在所述牺牲间隙内形成栅极层；
在所述栅线狭缝内形成栅线隔离结构。
16.根据权利要求15所述的三维存储器的制备方法，其特征在于，
至少去除所述第二介质层与所述半导体层接触的部分包括：
去除所述第二介质层与所述半导体层接触的部分，以及与所述第一介质层的侧面和/或所述衬底接触的部分。
17.根据权利要求15所述的三维存储器的制备方法，其特征在于，还包括：
在至少去除所述第二介质层与所述半导体层接触的部分之前，通过所述栅线狭缝对所述第二介质层进行离子注入处理。
18.根据权利要求15所述的三维存储器的制备方法，其特征在于，
至少去除所述第二介质层与所述半导体层接触的部分包括：
通过所述栅线狭缝对所述第二介质层进行干法刻蚀处理，以至少去除所述第二介质层与所述半导体层接触的部分。
19.根据权利要求15所述的三维存储器的制备方法，其特征在于，还包括：
去除所述衬底。
20.根据权利要求19所述的三维存储器的制备方法，其特征在于，还包括：
在衬底上形成半导体层的步骤之前，在衬底上形成第三介质层。
21.根据权利要求20所述的三维存储器的制备方法，其特征在于，
所述沟道结构包括半导体沟道和功能层；
去除所述衬底包括：
去除所述衬底，以暴露所述第三介质层和部分所述功能层；
所述三维存储器的制备方法还包括：去除所述第三介质层和部分所述功能层，以暴露所述半导体沟道。
22.根据权利要求20所述的三维存储器的制备方法，其特征在于，
栅线隔离结构包括绝缘隔离部和导电部；
去除所述衬底包括：
去除所述衬底，以暴露所述第三介质层和部分所述绝缘隔离部；
所述三维存储器的制备方法还包括：
去除所述第三介质层和部分所述绝缘隔离部，以暴露所述导电部。
23.根据权利要求20所述的三维存储器的制备方法，其特征在于，还包括：
在去除衬底的步骤后，在所述半导体层远离所述叠层结构的一侧形成源极层，所述源极层与所述半导体沟道耦接。
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