CN114038967A - Led外延结构及其制造方法、led器件 - Google Patents
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Abstract
本发明涉及一种LED外延结构。所述LED外延结构包括依次层叠设置的n型半导体层、多量子阱有源层及p型半导体层，多量子阱有源层包括至少三层势垒层和至少二层势阱层，势垒层和势阱层交替层叠设置，其中，势垒层包括依次层叠设置的势垒第一子层、势垒第二子层以及势垒第三子层，势垒第二子层包括AlyGa1‑yAs的氧化物层。本发明还涉及一种LED器件及LED外延结构的制造方法。本发明提供的LED外延结构，势垒层包括宽禁带的AlyGa1‑yAs的氧化物层，使得势垒层与势阱层之间的能级差较大，可有效增强势垒层对电子的限制以及增强多量子阱有源层的量子化效应，从而有效提升LED器件的发光效率。
Description
技术领域
本发明涉及半导体发光技术领域，尤其涉及一种LED外延结构及其制造方法、LED器件。
背景技术
LED器件由于其功耗低、体积小、寿命长、驱动电压低、坚固耐用以及单色性佳等优点，广泛应用于显示技术、信号灯、车用内外指示灯、交通灯、手机、电子仪表、户内外显示、信息处理、通讯等领域。
红光LED器件的外延结构包括多量子阱有源层，目前，多数多量子阱有源层的势垒层为(AlxGa1-x)0.5In0.5P层，x取值范围为0.5≤x≤1.0，随着x增加，即(AlxGa1-x)0.5In0.5P中Al的含量升高，势垒层中的氧、碳等杂质将显著增加，导致非辐射复合概率增大，降低多量子阱有源层的发光效率；此外，即使x取值为1.0，(AlxGa1-x)0.5In0.5P的禁带宽度也约为2.26eV，势垒层和势阱层的能级差较小，对跃迁势垒层的电子阻挡有限，导致红光LED器件存在发光效率衰减严重，耐反向偏压低，抗静电能力差等问题。
发明内容
鉴于上述现有技术的不足，本申请的目的在于提供一种LED外延结构、LED器件及LED外延结构的制造方法，旨在提升势垒层的等效禁带宽度，而有效提升势垒层和势阱层的能级差，增强势垒层对电子的限制以及加强多量子阱有源层的量子化效应，从而提高LED器件的内量子效率、出光效率、耐反向偏压性能以及抗静电能力等。
一种LED外延结构，所述LED外延结构包括：依次层叠设置的n型半导体层、多量子阱有源层及p型半导体层，所述多量子阱有源层包括至少三层势垒层和至少二层势阱层，所述势垒层和所述势阱层交替层叠设置，其中，所述势垒层包括依次层叠设置的势垒第一子层、势垒第二子层及势垒第三子层，所述势垒第二子层包括AlyGa1-yAs的氧化物层。
上述LED外延结构，设置的多量子阱有源层的势垒层包括AlyGa1-yAs的氧化物层，所述AlyGa1-yAs的氧化物为宽禁带材料，使得所述势垒层与所述势阱层之间的能级差更大，可有效增强势垒层对电子的限制以及增强多量子阱有源层的量子化效应，从而有效提升LED器件的出光效率、内量子效率、耐反向偏压性能以及抗静电能力等。
可选地，所述AlyGa1-yAs的氧化物层的厚度范围为0.5nm-3nm。
可选地，所述势垒第一子层和势垒第三子层均包括(AlxGa1-x)0.5In0.5P层。
可选地，所述(AlxGa1-x)0.5In0.5P层的厚度范围为1nm-6nm。
可选地，所述势阱层包括(AlmGa1-m)0.5In0.5P层，所述(AlmGa1-m)0.5In0.5P层的厚度范围为3nm-10nm。
可选地，所述多量子阱有源层包括3至21层所述势垒层和2至20层所述势阱层，其中，所述势垒层的层数比所述势阱层的层数多一层。
基于同样的发明构思，本申请还提供一种LED器件，所述LED器件包括n电极、p电极以及前述的LED外延结构，所述n电极与所述n型半导体层电连接，所述p电极与所述p型半导体层电连接。
基于同样的发明构思，本申请还提供一种LED外延结构的制造方法，所述LED外延结构的制造方法包括以下步骤：提供衬底；在所述衬底上形成n型半导体层；在所述n型半导体层背离所述衬底的一侧形成多量子阱有源层；在所述多量子阱有源层背离所述n型半导体层的一侧形成p型半导体层；其中，形成所述多量子阱有源层包括在所述n型半导体层背离所述衬底的一侧形成势垒层，在所述势垒层背离所述n型半导体层的一侧形成势阱层，以及重复交替形成所述势垒层和所述势阱层而形成至少三层势垒层和至少二层势阱层，所述势垒层包括依次层叠形成的势垒第一子层、势垒第二子层及势垒第三子层，所述势垒第二子层包括AlyGa1-yAs的氧化物层。
上述LED外延结构的制造方法，形成的所述多量子阱有源层的势垒层包括AlyGa1- yAs的氧化物层，所述AlyGa1-yAs的氧化物为宽禁带材料，使得所述势垒层与所述势阱层之间的能级差更大，可有效增强势垒层对电子的限制以及增强多量子阱有源层的量子化效应，从而有效提升LED器件的内量子效率、出光效率、耐反向偏压性能以及抗静电能力等。
可选地，所述势垒第一子层和势垒第三子层均包括(AlxGa1-x)0.5In0.5P层，所述在所述n型半导体层背离所述衬底的一侧形成势垒层，包括：通入磷烷和第一比例的三甲基镓、三甲基铝、三甲基铟，以在所述n型半导体层背离所述衬底的一侧形成(AlxGa1-x)0.5In0.5P层；通入砷烷、三甲基镓和三甲基铝，以在所述(AlxGa1-x)0.5In0.5P层背离所述n型半导体层的一侧形成AlyGa1-yAs层；通入磷烷和第一比例的三甲基镓、三甲基铝、三甲基铟，以在所述AlyGa1-yAs层上形成(AlxGa1-x)0.5In0.5P层；对所述AlyGa1-yAs层进行氧化处理，以氧化所述AlyGa1-yAs层而形成AlyGa1-yAs的氧化物层。
可选地，所述在所述势垒层背离所述n型半导体层的一侧形成势阱层，包括：通入磷烷和第二比例的三甲基镓、三甲基铝、三甲基铟，以在所述势垒层背离所述n型半导体层的一侧形成(AlmGa1-m)0.5In0.5P层。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的LED外延结构的截面结构示意图。
图2为本申请另一实施例提供的LED外延结构的截面结构示意图。
图3为本申请实施例提供的LED外延结构的制造方法的流程图。
图4为本申请实施例提供的势垒层的形成方法的流程图。
图5为图3中步骤S102的子流程图。
图6为图3中步骤S104的子流程图。
附图标记说明：
100-LED外延结构；
20-n型半导体层；
30-多量子阱有源层；
40-p型半导体层；
31-势垒层；
32-势阱层；
311-势垒第一子层
312-势垒第二子层；
313-势垒第三子层；
3121-AlyGa1-yAs的氧化物层；
3111-(AlxGa1-x)0.5In0.5P层；
321-(AlmGa1-m)0.5In0.5P层；
21-缓冲层；
22-n型欧姆接触层；
23-n型电流扩展层；
24-n型限制层；
25-n型波导层；
41-p型波导层；
42-p型限制层；
43-过渡层；
44-p型电流扩展层；
45-p型欧姆接触层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
本申请的描述中，术语“第一”、“第二”、“第三”等是用于区别不同对象，而不是用于描述特定顺序，另外，术语“上”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
需要说明的是，本申请实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更复杂。
请参阅图1，图1为本申请实施例提供的LED外延结构100的截面结构示意图。如图1所示，LED外延结构100包括依次层叠设置的n型半导体层20、多量子阱有源层30和p型半导体层40，所述多量子阱有源层30包括至少三层势垒层31和至少二层势阱层32，所述势垒层31和所述势阱层32交替层叠设置，其中，所述势垒层31包括依次层叠设置的势垒第一子层311、势垒第二子层312以及势垒第三子层313，所述势垒第二子层312包括AlyGa1-yAs的氧化物层3121。在本实施方式中，势垒第一子层311相较于势垒第三子层313靠近n型半导体层20设置。
本申请实施例提供的LED外延结构100，设置的多量子阱有源层30的势垒层31包括AlyGa1-yAs的氧化物层3121，AlyGa1-yAs的氧化物为宽禁带材料，使得势垒层31与势阱层32之间的能级差较大，可有效增强势垒层31对电子的限制以及增强多量子阱有源层的量子化效应，从而有效提升LED器件的发光效率、耐反向偏压性能以及抗静电能力。
其中，AlyGa1-yAs的氧化物中y的取值范围为0.8≤y≤1.0。
其中，AlyGa1-yAs的氧化物层3121的厚度范围为0.5nm-3nm，AlyGa1-yAs的氧化物层3121的厚度为AlyGa1-yAs的氧化物层3121在平行于层叠方向上的尺寸。当AlyGa1-yAs的氧化物层3121的厚度超过3nm时，势垒层31会严重阻挡载流子的跃迁，而影响载流子之间的辐射复合；当AlyGa1-yAs的氧化物层3121的厚度低于0.5nm时，势垒层31对电子的限制作用有限。在一些实施例中，AlyGa1-yAs的氧化物为非主动掺杂的AlyGa1-yAs的氧化物，非主动掺杂的AlyGa1-yAs的氧化物对载流子的吸收较弱，可提高发光效率。
其中，势垒第一子层311和势垒第三子层313均包括(AlxGa1-x)0.5In0.5P层3111，x的取值范围为0.5≤x≤0.8，(AlxGa1-x)0.5In0.5P层3111的厚度范围为1nm-6nm，(AlxGa1-x)0.5In0.5P层3111的厚度为(AlxGa1-x)0.5In0.5P层3111在平行于层叠方向上的尺寸。当(AlxGa1-x)0.5In0.5P层3111的厚度超过6nm时，势垒层31会严重阻挡载流子的跃迁，而影响载流子之间的辐射复合；当(AlxGa1-x)0.5In0.5P层3111的厚度低于1nm时，势垒层31对电子的限制作用有限。在一些实施例中，(AlxGa1-x)0.5In0.5P为非主动掺杂的(AlxGa1-x)0.5In0.5P，非主动掺杂的(AlxGa1-x)0.5In0.5P对载流子的吸收较弱，可提高发光效率。
其中，势阱层32包括(AlmGa1-m)0.5In0.5P层321，(AlmGa1-m)0.5In0.5P层321的厚度范围为3nm-10nm，(AlmGa1-m)0.5In0.5P层321的厚度为(AlmGa1-m)0.5In0.5P层321在平行于层叠方向上的尺寸。当(AlmGa1-m)0.5In0.5P层321的厚度超过10nm时，多量子阱有源层30的波函数重叠较小，阻挡载流子的迁移，而降低内量子阱效率；当(AlmGa1-m)0.5In0.5P层321的厚度低于3nm时，载流子容易溢出势阱层32，而降低辐射复合效率。其中，m的取值可根据LED器件发出的光的波长设定，波长越长，m取值越小。在一些实施例中，(AlmGa1-m)0.5In0.5P为非主动掺杂的(AlmGa1-m)0.5In0.5P，非主动掺杂的(AlmGa1-m)0.5In0.5P对载流子、光子的吸收较弱，可提高发光效率。
其中，多量子阱有源层30包括3至21层势垒层31和2至20层势阱层32，其中，势垒层31的层数比势阱层32的层数多一层。每层势垒层31与邻近的一层势阱层32形成一个多量子阱周期，前述的多量子阱有源层30包括2至20个多量子阱周期。多量子阱周期数目一般不超过20，当多量子阱周期数目过多，多量子阱有源层30整体过厚，会增加载流子在多量子阱有源层30中的的非辐射复合，而影响发光效率；当多量子阱周期数目过少，多量子阱有源层30的势垒层31及LED器件的电子阻挡层无法将多数电子限制在多量子阱有源层30中，使得电子溢出导致发光效率降低。
其中，AlyGa1-yAs的氧化物包括氧化铝和氧化镓，氧化铝的禁带带隙较宽，能够有效提升势垒层31与势阱层32的能级差，而增强势垒层31对电子的限制效果。
请参阅图2，图2为本申请另一实施例提供的LED外延结构100的截面结构示意图。如图2所示，在一些实施例中，LED外延结构100的n型半导体层20包括依次层叠设置的缓冲层21、n型欧姆接触层22、n型电流扩展层23、n型限制层24及n型波导层25，其中，缓冲层21相较于n型波导层25远离多量子阱有源层30设置。
其中，缓冲层21可为GaAs层，用于隔离和阻挡杂质进入n型欧姆接触层22。
其中，n型欧姆接触层22可为(AlaGa1-a)0.5In0.5P层，a的取值范围为0.3≤a≤0.6，用于与n电极形成欧姆接触。
其中，n型电流扩展层23可为(AlbGa1-b)0.5In0.5P层，b的取值范围为0.5≤b≤1.0，在电流流经n型电流扩展层23扩展至多量子阱有源层30时，n型电流扩展层23能够使得到达多量子阱有源层30的电流密度是均匀的，均匀的电流分布可提高发光效率。
其中，n型限制层24可为AlInP层，n型限制层24的禁带宽度大于多量子阱有源层30，可将空穴限制在多量子阱有源层30中，提高电子扩展的均匀性，使得电子与空穴在多量子阱有源层30中辐射复合。
其中，n型波导层25可为(AlcGa1-c)0.5In0.5P层，c的取值范围为0.5≤c≤1.0。n型波导层25的折射率低于多量子阱有源层30，使得多量子阱有源层30发出的光束在n型波导层25与多量子阱有源层30的交界处发生全反射，而使得光束能集中出射，而提升光提取效率。
在一些实施例中，p型半导体层40包括依次层叠设置于多量子阱有源层30背离n型半导体层20的一侧的p型波导层41、p型限制层42、过渡层43、p型电流扩展层44以及p型欧姆接触层45。
其中，p型波导层41可为(AldGa1-d)0.5In0.5P层，d的取值范围为0.5≤d≤1.0，p型波导层41的折射率低于多量子阱有源层30，使得多量子阱有源层30发出的光束在p型波导层41与多量子阱有源层30的交界处发生全反射，而使得光束能集中出射，而提升光提取效率。
其中，p型限制层42可为AlInP层，p型限制层42的禁带宽度大于多量子阱有源层30，可将电子限制在多量子阱有源层30中，使得电子与空穴在多量子阱有源层30中辐射复合。
其中，p型电流扩展层44可为GaP层，用于与p电极形成欧姆接触。
其中，过渡层43可为(AleGa1-e)0.5In0.5P层，设置于p型限制层42与p型电流扩展层44之间，起晶格过渡作用，能够减小p型限制层42与p型电流扩展层44之间的晶格失配，而减小p型电流扩展层44的缺陷密度。
其中，p型欧姆接触层45可为GaP层，用于与p电极形成欧姆接触。
综上，本申请实施例提供的LED外延结构，设置的多量子阱有源层30的势垒层31包括AlyGa1-yAs的氧化物层3121，AlyGa1-yAs的氧化物为宽禁带材料，使得势垒层31与势阱层32之间的能级差更大，可有效增强势垒层31对电子的限制以及增强多量子阱有源层30的量子化效应，从而有效提升LED器件的内量子效率、出光效率、耐反向偏压性能以及抗静电能力等。
本申请实施例还提供一种LED器件，该LED器件包括前述的任一实施例提供的LED外延结构，其中LED器件还包括n电极和p电极，n电极与n型半导体层20电连接，p电极与p型半导体层40电连接。
其中，在一些实施例中，n型半导体层20包括n型欧姆接触层22，n电极与n型欧姆接触层22电连接；p型半导体层40包括p型欧姆接触层45，p电极与p型欧姆接触层45电连接。
请一并参阅1至图3，图3为本申请实施例提供的LED外延结构的制造方法的流程图，该LED外延结构的制造方法用于制造前述的任一实施例提供的LED外延结构。如图3所示，LED外延结构的制造方法包括以下步骤：
S101：提供衬底。
S102：在衬底上形成n型半导体层20。
S103：在n型半导体层20背离衬底的一侧形成多量子阱有源层30，其中，形成多量子阱有源层30包括在n型半导体层20背离衬底的一侧形成势垒层31，在势垒层31背离n型半导体层20的一侧形成势阱层32，以及重复交替形成势垒层31和势阱层32而形成至少三层势垒层31和至少二层势阱层32，势垒层31包括依次层叠形成的势垒第一子层311、势垒第二子层312及势垒第三子层313，势垒第二子层312包括AlyGa1-yAs的氧化物层3121。
S104：在多量子阱有源层30背离n型半导体层20的一侧形成p型半导体层40。
本申请实施例提供的LED外延结构的制造方法，形成的多量子阱有源层30的势垒层31包括AlyGa1-yAs的氧化物层3121，AlyGa1-yAs的氧化物为宽禁带材料，使得势垒层31与势阱层32之间的能级差更大，可有效增强势垒层31对电子的限制以及增强多量子阱有源层30的量子化效应，从而有效提升LED器件的内量子效率、出光效率、耐反向偏压性能以及抗静电能力等。
其中，衬底的材料可为GaAs，为其它膜层提供支撑。
其中，AlyGa1-yAs的氧化物中y的取值范围为0.8≤y≤1.0。
其中，AlyGa1-yAs的氧化物层3121的厚度范围为0.5nm-3nm，AlyGa1-yAs的氧化物层3121的厚度为AlyGa1-yAs的氧化物层3121在平行于层叠方向上的尺寸。当AlyGa1-yAs的氧化物层3121的厚度超过3nm时，势垒层31会严重阻挡载流子的跃迁，而影响载流子之间的辐射复合。在一些实施例中，AlyGa1-yAs的氧化物为非主动掺杂的AlyGa1-yAs的氧化物，非主动掺杂的AlyGa1-yAs的氧化物对载流子的吸收较弱，可提高发光效率。
其中，势垒第一子层311和势垒第三子层313均包括(AlxGa1-x)0.5In0.5P层3111，x的取值范围为0.5≤x≤0.8，(AlxGa1-x)0.5In0.5P层3111的厚度范围为1nm-6nm，(AlxGa1-x)0.5In0.5P层3111的厚度为(AlxGa1-x)0.5In0.5P层3111在平行于层叠方向上的尺寸。当(AlxGa1-x)0.5In0.5P层3111的厚度超过6nm时，势垒层31会严重阻挡载流子的跃迁，而影响载流子之间的辐射复合；当(AlxGa1-x)0.5In0.5P层3111的厚度低于1nm时，势垒层31对电子的限制作用有限。在一些实施例中，(AlxGa1-x)0.5In0.5P为非主动掺杂的(AlxGa1-x)0.5In0.5P，非主动掺杂的(AlxGa1-x)0.5In0.5P对载流子的吸收较弱，可提高发光效率。
其中，势阱层32包括(AlmGa1-m)0.5In0.5P层321，(AlmGa1-m)0.5In0.5P层321的厚度范围为3nm-10nm，(AlmGa1-m)0.5In0.5P层321的厚度为(AlmGa1-m)0.5In0.5P层321在平行于层叠方向上的尺寸。当(AlmGa1-m)0.5In0.5P层321的厚度超过10nm时，多量子阱有源层30的波函数重叠较小，阻挡载流子的迁移，而降低内量子阱效率；当(AlmGa1-m)0.5In0.5P层321的厚度低于3nm时，载流子容易溢出势阱层32，而降低辐射复合效率。其中，m的取值可根据LED器件发出的光的波长设定，波长越长，m取值越小。在一些实施例中，(AlmGa1-m)0.5In0.5P为非主动掺杂的(AlmGa1-m)0.5In0.5P，非主动掺杂的(AlmGa1-m)0.5In0.5P对载流子、光子的吸收较弱，可提高发光效率。
其中，多量子阱有源层30包括3至21层势垒层31和2至20层势阱层32，其中，势垒层31的层数比势阱层32的层数多一层。每层势垒层31与邻近的一层势阱层32形成一个多量子阱周期，前述的多量子阱有源层30包括2至20个多量子阱周期。多量子阱周期数目一般不超过20，当多量子阱周期数目过多，多量子阱有源层30整体过厚，会增加载流子在多量子阱有源层30中的的非辐射复合，而影响发光效率；当多量子阱周期数目过少，多量子阱有源层30的势垒层31及LED器件的电子阻挡层无法将多数电子限制在多量子阱有源层30中，使得电子溢出至p型半导体层40导致发光效率降低。
请一并参阅图1与图4，图4为本申请实施例提供的势垒层31的形成方法的流程图。如图4所示，势垒第一子层311和势垒第三子层313均包括(AlxGa1-x)0.5In0.5P层3111，在n型半导体层20背离衬底的一侧形成势垒层31，包括以下步骤：
S1031：通入磷烷和第一比例的三甲基镓、三甲基铝、三甲基铟，以在n型半导体层20背离衬底的一侧形成(AlxGa1-x)0.5In0.5P层3111。
S1032：通入砷烷、三甲基镓和三甲基铝，以在(AlxGa1-x)0.5In0.5P层3111背离n型半导体层20的一侧形成AlyGa1-yAs层。
S1033：通入磷烷和第一比例的三甲基镓、三甲基铝、三甲基铟，以在AlyGa1-yAs层上形成(AlxGa1-x)0.5In0.5P层3111。
S1034：对AlyGa1-yAs层进行氧化处理，以氧化AlyGa1-yAs层而形成AlyGa1-yAs的氧化物层3121。
其中，砷烷、三甲基镓和三甲基铝发生热分解反应生成AlyGa1-yAs，通过氧化AlyGa1-yAs而生成AlyGa1-yAs的氧化物。其中，AlyGa1-yAs的氧化物包括氧化铝和氧化镓，氧化铝的禁带带隙较宽，能够有效提升势垒层31与势阱层32的能级差，而增强势垒层31对电子的限制效果。并且，载流子通过AlyGa1-yAs的氧化物层3121时主要通过隧道跃迁，可以屏蔽缺陷导电，并且可以减小电流瞬态增加，从而提升LED器件的耐反向偏压性能和抗静电性能等。
其中，AlyGa1-yAs的氧化物中y的取值范围为0.8≤y≤1.0。
其中，AlyGa1-yAs的氧化物层3121的厚度范围为0.5nm-3nm，AlyGa1-yAs的氧化物层3121的厚度为AlyGa1-yAs的氧化物层3121在平行于层叠方向上的尺寸。当AlyGa1-yAs的氧化物层3121的厚度超过3nm时，势垒层31会严重阻挡载流子的跃迁，而影响载流子之间的辐射复合。在一些实施例中，AlyGa1-yAs的氧化物为非主动掺杂的AlyGa1-yAs的氧化物，非主动掺杂的AlyGa1-yAs氧化物对载流子的吸收较弱，可提高发光效率。
其中，(AlxGa1-x)0.5In0.5P中x的取值范围为0.5≤x≤0.8。
其中，(AlxGa1-x)0.5In0.5P层3111的厚度范围为1nm-6nm，(AlxGa1-x)0.5In0.5P层3111的厚度为(AlxGa1-x)0.5In0.5P层3111在平行于层叠方向上的尺寸。当(AlxGa1-x)0.5In0.5P层3111的厚度超过6nm时，势垒层31会严重阻挡载流子的跃迁，而影响载流子之间的辐射复合；当(AlxGa1-x)0.5In0.5P层3111的厚度低于3nm时，势垒层31对电子的限制作用有限。
其中，形成AlyGa1-yAs层的条件包括：温度为650℃-700℃、压力为50mbar-80mbar以及Ⅴ/Ⅴ为50-100，其中，Ⅴ/Ⅴ为Ⅴ族源与Ⅴ族源的气体流量之比，Ⅴ族源包括砷烷，Ⅴ族源包括三甲基镓和三甲基铝中的至少一种。在此工艺条件下，有利于形成厚度均一的AlyGa1-yAs层。在一些实施例中，AlyGa1-yAs层为非主动掺杂的AlyGa1-yAs层，砷烷、三甲基镓和三甲基铝发生热分解反应会生成AlyGa1-yAs以及副产物碳，而通过控制温度、压力以及Ⅴ/Ⅴ等工艺条件，可使得副产物中的碳进入AlyGa1-yAs而形成非主动掺杂的AlyGa1-yAs。非主动掺杂的AlyGa1-yAs被氧化处理后形成非主动掺杂的AlyGa1-yAs的氧化物，非主动掺杂的AlyGa1-yAs的氧化物对载流子的吸收较弱，可提高发光效率。
其中，形成(AlxGa1-x)0.5In0.5P层3111的条件包括：温度为680℃-730℃，压力为50mbar-80mbar。在此工艺条件下，有利于形成厚度均一的(AlxGa1-x)0.5In0.5P层3111。在一些实施例中，(AlxGa1-x)0.5In0.5P层3111为非主动掺杂的(AlxGa1-x)0.5In0.5P层，磷烷、三甲基镓、三甲基铝和三甲基铟发生热分解反应会生成(AlxGa1-x)0.5In0.5P以及副产物碳，而通过控制温度、压力以及Ⅴ/Ⅴ等工艺条件，可使得副产物中的碳进入(AlxGa1-x)0.5In0.5P而形成非主动掺杂的(AlxGa1-x)0.5In0.5P。非主动掺杂的(AlxGa1-x)0.5In0.5P对载流子的吸收较弱，可提高发光效率。
其中，对AlyGa1-yAs层进行氧化处理，具体的，通入氧气或水蒸气与氮气的混合气，控制氧化温度为400℃-500℃，氧气、水蒸气的气体流量为5sccm-20sccm，而对AlyGa1-yAs层进行氧化处理。其中，氧化处理温度低于400℃时，氧化速率低，AlyGa1-yAs的氧化物的形成速率低，造成LED器件的生产效率低；氧化处理温度高于500℃时，会破坏LED器件的结构。在400℃-500℃以及有氧的条件下，AlyGa1-yAs中的Al、Ga极易被氧化而生成氧化铝和氧化镓。
在一些实施例中，前述的在势垒层31背离n型半导体层20的一侧形成势阱层32，包括：通入磷烷和第二比例的三甲基镓、三甲基铝、三甲基铟，以在势垒层31背离n型半导体层20的一侧形成(AlmGa1-m)0.5In0.5P层321。
其中，(AlmGa1-m)0.5In0.5P层321的厚度范围为3nm-10nm，(AlmGa1-m)0.5In0.5P层321的厚度为(AlmGa1-m)0.5In0.5P层321在平行于层叠方向上的尺寸。当(AlmGa1-m)0.5In0.5P层321的厚度超过10nm时，多量子阱有源层30的波函数重叠较小，阻挡载流子的迁移，而降低内量子阱效率；当(AlmGa1-m)0.5In0.5P层321的厚度低于3nm时，载流子容易溢出势阱层32，而降低辐射复合效率。
其中，形成(AlmGa1-m)0.5In0.5P层321的条件包括：温度为680℃-730℃，压力为50mbar-80mbar及Ⅴ/Ⅴ为100-200。在此工艺条件下，有利于形成厚度均一的(AlmGa1-m)0.5In0.5P层321。在一些实施例中，(AlmGa1-m)0.5In0.5P层321为非主动掺杂的(AlmGa1-m)0.5In0.5P层，磷烷、三甲基镓、三甲基铝和三甲基铟发生热分解反应会生成(AlmGa1-m)0.5In0.5P以及副产物碳，而通过控制温度、压力以及Ⅴ/Ⅴ等工艺条件，可使得副产物中的碳进入(AlmGa1-m)0.5In0.5P而形成非主动掺杂的(AlmGa1-m)0.5In0.5P。非主动掺杂的(AlmGa1-m)0.5In0.5P对载流子、光子的吸收较弱，可提高发光效率。
请一并参阅图2与图5，图5为图3中步骤S102的子流程图。如图5所示，在一些实施例中，在衬底上形成n型半导体层20，包括以下步骤：
S1021：在衬底上形成缓冲层21。
S1022：在缓冲层21背离衬底的一侧形成n型欧姆接触层22。
S1023：在n型欧姆接触层22背离缓冲层21的一侧形成n型电流扩展层23。
S1024：在n型电流扩展层23背离n型欧姆接触层22的一侧形成n型限制层24。
S1025：在n型限制层24背离n型电流扩展层23的一侧形成n型波导层25。
其中，可通过MOCVD、PVD等工艺形成缓冲层21、n型欧姆接触层22、n型电流扩展层23、n型限制层24以及n型波导层25。
其中，缓冲层21可为GaAs层，用于隔离和阻挡衬底表面的缺陷和杂质进入n型欧姆接触层22。
其中，n型欧姆接触层22可为(AlaGa1-a)0.5In0.5P层，a的取值范围为0.3≤a≤0.6，用于与n电极形成欧姆接触。
其中，n型电流扩展层23可为(AlbGa1-b)0.5In0.5P层，b的取值范围为0.5≤b≤1.0，在电流流经n型电流扩展层23扩展至多量子阱有源层30时，n型电流扩展层23能够使得到达多量子阱有源层30的电流密度是均匀的，均匀的电流分布可提高发光效率。
其中，n型限制层24可为AlInP层，n型限制层24的禁带宽度大于多量子阱有源层30，可将空穴限制在多量子阱有源层30中，提高电子扩展的均匀性，使得电子与空穴在多量子阱有源层30中辐射复合。
其中，n型波导层25可为(AlcGa1-c)0.5In0.5P层，c的取值范围为0.5≤c≤1.0。n型波导层25的折射率低于多量子阱有源层30，使得多量子阱有源层30发出的光束在n型波导层25与多量子阱有源层30的交界处发生全反射，而使得光束能集中出射，而提升光提取效率。
请一并参阅图2与图6，图6为图3中步骤S104的子流程图。如图6所示，在一些实施例中，在多量子阱有源层30背离n型半导体层20的一侧形成p型半导体层40，包括以下步骤：
S1041：在多量子阱有源层30背离n型半导体层20的一侧形成p型波导层41。
S1042：在p型波导层41背离多量子阱有源层30的一侧形成p型限制层42。
S1043：在p型限制层42背离p型波导层41的一侧形成过渡层43。
S1044：在过渡层43背离p型限制层42的一侧形成p型电流扩展层44。
S1045：在p型电流扩展层44的背离过渡层43的一侧形成p型欧姆接触层45。
其中，可通过MOCVD、PVD等工艺形成p型波导层41、p型限制层42、过渡层43、P型电流扩展层44以及p型欧姆接触层45。
其中，p型波导层41可为(AldGa1-d)0.5In0.5P层，d的取值范围为0.5≤d≤1.0，p型波导子层41的折射率低于多量子阱有源层30，使得多量子阱有源层30发出的光束在p型波导层41与多量子阱有源层30的交界处发生全反射，而使得光束能集中出射，而提升光提取效率。
其中，p型限制层42可为AlInP层，p型限制层42的禁带宽度大于多量子阱有源层30，可将电子限制在多量子阱有源层30中，使得电子与空穴在多量子阱有源层30中辐射复合。
其中，p型电流扩展层44可为GaP层，用于与p电极形成欧姆接触。
其中，过渡层43可为(AleGa1-e)0.5In0.5P层，设置于p型限制层42与p型电流扩展层44之间，起晶格过渡作用，能够减小p型限制层42与p型电流扩展层44之间的晶格失配，而减小p型电流扩展层44的缺陷密度。
其中，p型欧姆接触层45可为GaP层，用于与p电极形成欧姆接触。
综上，本申请实施例提供的LED外延结构的制造方法，形成的多量子阱有源层30包括AlyGa1-yAs的氧化物层3121，AlyGa1-yAs的氧化物中的氧化铝为宽禁带材料，使得势垒层31与势阱层32之间的能级差更大，可有效增强势垒层31对电子的限制以及增强多量子阱有源层30的量子化效应，从而有效提升LED器件的内量子效率、出光效率、耐反向偏压性能以及抗静电能力等。
上述实施例提供的LED外延结构的制造方法与前述的LED外延结构相互对应，相关之处可以相互参照。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (10)
1.一种LED外延结构，所述LED外延结构包括依次层叠设置的n型半导体层、多量子阱有源层及p型半导体层，其特征在于，所述多量子阱有源层包括至少三层势垒层和至少二层势阱层，所述势垒层和所述势阱层交替层叠设置，其中，所述势垒层包括依次层叠设置的势垒第一子层、势垒第二子层以及势垒第三子层，所述势垒第二子层包括AlyGa1-yAs的氧化物层。
2.如权利要求1所述的LED外延结构，其特征在于，所述AlyGa1-yAs的氧化物层的厚度范围为0.5nm-3nm。
3.如权利要求1所述的LED外延结构，其特征在于，所述势垒第一子层和势垒第三子层均包括(AlxGa1-x)0.5In0.5P层。
4.如权利要求3所述的LED外延结构，其特征在于，所述(AlxGa1-x)0.5In0.5P层的厚度范围为1nm-6nm。
5.如权利要求1所述的LED外延结构，其特征在于，所述势阱层包括(AlmGa1-m)0.5In0.5P层，所述(AlmGa1-m)0.5In0.5P层的厚度范围为3nm-10nm。
6.如权利要求1所述的LED外延结构，其特征在于，所述多量子阱有源层包括3至21层所述势垒层和2至20层所述势阱层，其中，所述势垒层的层数比所述势阱层的层数多一层。
7.一种LED器件，其特征在于，所述LED器件包括n电极、p电极以及如权利要求1-6任一项所述的LED外延结构，所述n电极与所述n型半导体层电连接，所述p电极与所述p型半导体层电连接。
8.一种LED外延结构的制造方法，其特征在于，所述LED外延结构的制造方法包括以下步骤：
提供衬底；
在所述衬底上形成n型半导体层；
在所述n型半导体层背离所述衬底的一侧形成多量子阱有源层；
在所述多量子阱有源层背离所述n型半导体层的一侧形成p型半导体层；
其中，形成所述多量子阱有源层包括在所述n型半导体层背离所述衬底的一侧形成势垒层，在所述势垒层背离所述n型半导体层的一侧形成势阱层，以及重复交替形成所述势垒层和所述势阱层而形成至少三层势垒层和至少二层势阱层，所述势垒层包括依次层叠形成的势垒第一子层、势垒第二子层以及势垒第三子层，所述势垒第二子层包括AlyGa1-yAs的氧化物层。
9.如权利要求8所述的LED外延结构的制造方法，其特征在于，所述势垒第一子层和势垒第三子层均包括(AlxGa1-x)0.5In0.5P层，所述在所述n型半导体层背离所述衬底的一侧形成势垒层，包括：
通入磷烷和第一比例的三甲基镓、三甲基铝、三甲基铟，以在所述n型半导体层背离所述衬底的一侧形成(AlxGa1-x)0.5In0.5P层；
通入砷烷、三甲基镓和三甲基铝，以在所述(AlxGa1-x)0.5In0.5P层背离所述n型半导体层的一侧形成AlyGa1-yAs层；
通入磷烷和第一比例的三甲基镓、三甲基铝、三甲基铟，以在所述AlyGa1-yAs层上形成(AlxGa1-x)0.5In0.5P层；
对所述AlyGa1-yAs层进行氧化处理，以氧化所述AlyGa1-yAs层而形成AlyGa1-yAs的氧化物层。
10.如权利要求8所述的LED外延结构的制造方法，其特征在于，所述在所述势垒层背离所述n型半导体层的一侧形成势阱层，包括：
通入磷烷和第二比例的三甲基镓、三甲基铝、三甲基铟，以在所述势垒层背离所述n型半导体层的一侧形成(AlmGa1-m)0.5In0.5P层。
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-
2021
- 2021-07-27 CN CN202110852699.4A patent/CN114038967B/zh active Active
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