TWI827064B - Led外延結構及其製造方法、led器件 - Google Patents
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Abstract
本發明涉及一種LED外延結構100。所述LED外延結構100包括依次層疊設置的n型半導體層20、多量子阱有源層30及p型半導體層40，多量子阱有源層30包括至少三層勢壘層31和至少二層勢阱層32，勢壘層31和勢阱層32交替層疊設置，其中，勢壘層31包括依次層疊設置的勢壘第一子層311、勢壘第二子層312以及勢壘第三子層313，勢壘第二子層312包括Al
yGa
1-yAs的氧化物層3121。本發明還涉及一種LED器件及LED外延結構的製造方法。
Description
本發明涉及半導體發光技術領域，尤其涉及一種LED外延結構及其製造方法、LED器件。
LED器件由於其功耗低、體積小、壽命長、驅動電壓低、堅固耐用以及單色性佳等優點，廣泛應用於顯示技術、信號燈、車用內外指示燈、交通燈、手機、電子儀錶、戶內外顯示、資訊處理、通訊等領域。
紅光LED器件的外延結構包括多量子阱有源層，目前，多數多量子阱有源層的勢壘層為(Al
xGa
1-x)
0.5In
0.5P層，x取值範圍為0.5≤x≤1.0，隨著x增加，即(Al
xGa
1-x)
0.5In
0.5P中Al的含量升高，勢壘層中的氧、碳等雜質將顯著增加，導致非輻射複合概率增大，降低多量子阱有源層的發光效率；此外，即使x取值為1.0，(Al
xGa
1-x)
0.5In
0.5P的禁帶寬度也約為2.26eV，勢壘層和勢阱層的能級差較小，對躍遷勢壘層的電子阻擋有限，導致紅光LED器件存在發光效率衰減嚴重，耐反向偏壓低，抗靜電能力差等問題。
鑒於上述現有技術的不足，本申請的目的在於提供一種LED外延結構、LED器件及LED外延結構的製造方法，旨在提升勢壘層的等效禁帶寬度，而有效提升勢壘層和勢阱層的能級差，增強勢壘層對電子的限制以及加強多量子阱有源層的量子化效應，從而提高LED器件的內量子效率、出光效率、耐反向偏壓性能以及抗靜電能力等。
一種LED外延結構，所述LED外延結構包括：依次層疊設置的n型半導體層、多量子阱有源層及p型半導體層，所述多量子阱有源層包括至少三層勢壘層和至少二層勢阱層，所述勢壘層和所述勢阱層交替層疊設置，其中，所述勢壘層包括依次層疊設置的勢壘第一子層、勢壘第二子層及勢壘第三子層，所述勢壘第二子層包括Al
yGa
1-yAs的氧化物層。
上述LED外延結構，設置的多量子阱有源層的勢壘層包括Al
yGa
1-yAs的氧化物層，所述Al
yGa
1-yAs的氧化物為寬禁帶材料，使得所述勢壘層與所述勢阱層之間的能級差更大，可有效增強勢壘層對電子的限制以及增強多量子阱有源層的量子化效應，從而有效提升LED器件的出光效率、內量子效率、耐反向偏壓性能以及抗靜電能力等。
可選地，所述Al
yGa
1-yAs的氧化物中y的取值範圍為0.8≤y≤1.0。
可選地，所述Al
yGa
1-yAs的氧化物層的厚度範圍為0.5nm-3nm。
可選地，所述勢壘第一子層和勢壘第三子層均包括(Al
xGa
1-x)
0.5In
0.5P層。
可選地，所述(Al
xGa
1-x)
0.5In
0.5P中x的取值範圍為0.5≤x≤0.8。
可選地，所述(Al
xGa
1-x)
0.5In
0.5P層的厚度範圍為1nm-6nm。
可選地，所述勢阱層包括(Al
mGa
1-m)
0.5In
0.5P層。
可選地，所述(Al
mGa
1-m)
0.5In
0.5P層的厚度範圍為3nm-10nm。
可選地，所述多量子阱有源層包括3至21層所述勢壘層和2至20層所述勢阱層，其中，所述勢壘層的層數比所述勢阱層的層數多一層。
基於同樣的發明構思，本申請還提供一種LED器件，所述LED器件包括n電極、p電極以及前述的LED外延結構，所述n電極與所述n型半導體層電連接，所述p電極與所述p型半導體層電連接。
基於同樣的發明構思，本申請還提供一種LED外延結構的製造方法，所述LED外延結構的製造方法包括以下步驟：提供襯底；在所述襯底上形成n型半導體層；在所述n型半導體層背離所述襯底的一側形成多量子阱有源層；在所述多量子阱有源層背離所述n型半導體層的一側形成p型半導體層；其中，形成所述多量子阱有源層包括在所述n型半導體層背離所述襯底的一側形成勢壘層，在所述勢壘層背離所述n型半導體層的一側形成勢阱層，以及重複交替形成所述勢壘層和所述勢阱層而形成至少三層勢壘層和至少二層勢阱層，所述勢壘層包括依次層疊形成的勢壘第一子層、勢壘第二子層及勢壘第三子層，所述勢壘第二子層包括Al
yGa
1-yAs的氧化物層。
上述LED外延結構的製造方法，形成的所述多量子阱有源層的勢壘層包括Al
yGa
1-yAs的氧化物層，所述Al
yGa
1-yAs的氧化物為寬禁帶材料，使得所述勢壘層與所述勢阱層之間的能級差更大，可有效增強勢壘層對電子的限制以及增強多量子阱有源層的量子化效應，從而有效提升LED器件的內量子效率、出光效率、耐反向偏壓性能以及抗靜電能力等。
可選地，所述勢壘第一子層和勢壘第三子層均包括(Al
xGa
1-x)
0.5In
0.5P層，所述在所述n型半導體層背離所述襯底的一側形成勢壘層，包括：通入磷烷和第一比例的三甲基鎵、三甲基鋁、三甲基銦，以在所述n型半導體層背離所述襯底的一側形成(Al
xGa
1-x)
0.5In
0.5P層；通入砷烷、三甲基鎵和三甲基鋁，以在所述(Al
xGa
1-x)
0.5In
0.5P層背離所述n型半導體層的一側形成Al
yGa
1-yAs層；通入磷烷和第一比例的三甲基鎵、三甲基鋁、三甲基銦，以在所述Al
yGa
1-yAs層上形成(Al
xGa
1-x)
0.5In
0.5P層；對所述Al
yGa
1-yAs層進行氧化處理，以氧化所述Al
yGa
1-yAs層而形成Al
yGa
1-yAs的氧化物層。
可選地，所述在所述勢壘層背離所述n型半導體層的一側形成勢阱層，包括：通入磷烷和第二比例的三甲基鎵、三甲基鋁、三甲基銦，以在所述勢壘層背離所述n型半導體層的一側形成(Al
mGa
1-m)
0.5In
0.5P層。
為了便於理解本申請，下面將參照相關附圖對本申請進行更全面的描述。附圖中給出了本申請的較佳實施方式。但是，本申請可以以許多不同的形式來實現，並不限於本文所描述的實施方式。相反地，提供這些實施方式的目的是使對本申請的公開內容理解的更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本申請的技術領域的技術人員通常理解的含義相同。本文中在本申請的說明書中所使用的術語只是為了描述具體的實施方式的目的，不是旨在於限制本申請。
本申請的描述中，術語“第一”、“第二”、“第三”等是用於區別不同物件，而不是用於描述特定順序，另外，術語“上”、“內”、“外”等指示的方位或者位置關係為基於附圖所示的方位或位置關係，僅是為了便於描述本申請和簡化描述，而不是指示或者暗示所指的裝置或者元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本申請的限制。
需要說明的是，本申請實施例中所提供的圖示僅以示意方式說明本申請的基本構想，雖圖示中僅顯示與本申請中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局形態也可能更複雜。
請參閱圖1，圖1為本申請實施例提供的LED外延結構100的截面結構示意圖。如圖1所示，LED外延結構100包括依次層疊設置的n型半導體層20、多量子阱有源層30和p型半導體層40，所述多量子阱有源層30包括至少三層勢壘層31和至少二層勢阱層32，所述勢壘層31和所述勢阱層32交替層疊設置，其中，所述勢壘層31包括依次層疊設置的勢壘第一子層311、勢壘第二子層312以及勢壘第三子層313，所述勢壘第二子層312包括Al
yGa
1-yAs的氧化物層3121。在本實施方式中，勢壘第一子層311相較於勢壘第三子層313靠近n型半導體層20設置。
本申請實施例提供的LED外延結構100，設置的多量子阱有源層30的勢壘層31包括Al
yGa
1-yAs的氧化物層3121，Al
yGa
1-yAs的氧化物為寬禁帶材料，使得勢壘層31與勢阱層32之間的能級差較大，可有效增強勢壘層31對電子的限制以及增強多量子阱有源層的量子化效應，從而有效提升LED器件的發光效率、耐反向偏壓性能以及抗靜電能力。
其中，Al
yGa
1-yAs的氧化物中y的取值範圍為0.8≤y≤1.0。
其中，Al
yGa
1-yAs的氧化物層3121的厚度範圍為0.5nm-3nm，Al
yGa
1-yAs的氧化物層3121的厚度為Al
yGa
1-yAs的氧化物層3121在平行於層疊方向上的尺寸。當Al
yGa
1-yAs的氧化物層3121的厚度超過3nm時，勢壘層31會嚴重阻擋載流子的躍遷，而影響載流子之間的輻射複合；當Al
yGa
1-yAs的氧化物層3121的厚度低於0.5nm時，勢壘層31對電子的限制作用有限。在一些實施例中，Al
yGa
1-yAs的氧化物為非主動摻雜的Al
yGa
1-yAs的氧化物，非主動摻雜的Al
yGa
1-yAs的氧化物對載流子的吸收較弱，可提高發光效率。
其中，勢壘第一子層311和勢壘第三子層313均包括(Al
xGa
1-x)
0.5In
0.5P層3111，x的取值範圍為0.5≤x≤0.8，(Al
xGa
1-x)
0.5In
0.5P層3111的厚度範圍為1nm-6nm，(Al
xGa
1-x)
0.5In
0.5P層3111的厚度為(Al
xGa
1-x)
0.5In
0.5P層3111在平行於層疊方向上的尺寸。當(Al
xGa
1-x)
0.5In
0.5P層3111的厚度超過6nm時，勢壘層31會嚴重阻擋載流子的躍遷，而影響載流子之間的輻射複合；當(Al
xGa
1-x)
0.5In
0.5P層3111的厚度低於1nm時，勢壘層31對電子的限制作用有限。在一些實施例中，(Al
xGa
1-x)
0.5In
0.5P為非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P，非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P對載流子的吸收較弱，可提高發光效率。
其中，勢阱層32包括(Al
mGa
1-m)
0.5In
0.5P層321，(Al
mGa
1-m)
0.5In
0.5P層321的厚度範圍為3nm-10nm，(Al
mGa
1-m)
0.5In
0.5P層321的厚度為(Al
mGa
1-m)
0.5In
0.5P層321在平行於層疊方向上的尺寸。當(Al
mGa
1-m)
0.5In
0.5P層321的厚度超過10nm時，多量子阱有源層30的波函數重疊較小，阻擋載流子的遷移，而降低內量子阱效率；當(Al
mGa
1-m)
0.5In
0.5P層321的厚度低於3nm時，載流子容易溢出勢阱層32，而降低輻射複合效率。其中，m的取值可根據LED器件發出的光的波長設定，波長越長，m取值越小。在一些實施例中，(Al
mGa
1-m)
0.5In
0.5P為非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P，非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P對載流子、光子的吸收較弱，可提高發光效率。
其中，多量子阱有源層30包括3至21層勢壘層31和2至20層勢阱層32，其中，勢壘層31的層數比勢阱層32的層數多一層。每層勢壘層31與鄰近的一層勢阱層32形成一個多量子阱週期，前述的多量子阱有源層30包括2至20個多量子阱週期。多量子阱週期數目一般不超過20，當多量子阱週期數目過多，多量子阱有源層30整體過厚，會增加載流子在多量子阱有源層30中的的非輻射複合，而影響發光效率；當多量子阱週期數目過少，多量子阱有源層30的勢壘層31及LED器件的電子阻擋層無法將多數電子限制在多量子阱有源層30中，使得電子溢出導致發光效率降低。
其中，Al
yGa
1-yAs的氧化物包括氧化鋁和氧化鎵，氧化鋁的禁帶帶隙較寬，能夠有效提升勢壘層31與勢阱層32的能級差，而增強勢壘層31對電子的限制效果。
請參閱圖2，圖2為本申請另一實施例提供的LED外延結構100的截面結構示意圖。如圖2所示，在一些實施例中，LED外延結構100的n型半導體層20包括依次層疊設置的緩衝層21、n型歐姆接觸層22、n型電流擴展層23、n型限制層24及n型波導層25，其中，緩衝層21相較於n型波導層25遠離多量子阱有源層30設置。
其中，緩衝層21可為GaAs層，用於隔離和阻擋雜質進入n型歐姆接觸層22。
其中，n型歐姆接觸層22可為(Al
aGa
1-a)
0.5In
0.5P層，a的取值範圍為0.3≤a≤0.6，用於與n電極形成歐姆接觸。
其中，n型電流擴展層23可為(Al
bGa
1-b)
0.5In
0.5P層，b的取值範圍為0.5≤b≤1.0，在電流流經n型電流擴展層23擴展至多量子阱有源層30時，n型電流擴展層23能夠使得到達多量子阱有源層30的電流密度是均勻的，均勻的電流分佈可提高發光效率。
其中，n型限制層24可為AlInP層，n型限制層24的禁帶寬度大於多量子阱有源層30，可將空穴限制在多量子阱有源層30中，提高電子擴展的均勻性，使得電子與空穴在多量子阱有源層30中輻射複合。
其中，n型波導層25可為(Al
cGa
1-c)
0.5In
0.5P層，c的取值範圍為0.5≤c≤1.0。n型波導層25的折射率低於多量子阱有源層30，使得多量子阱有源層30發出的光束在n型波導層25與多量子阱有源層30的交界處發生全反射，而使得光束能集中出射，而提升光提取效率。
在一些實施例中，p型半導體層40包括依次層疊設置於多量子阱有源層30背離n型半導體層20的一側的p型波導層41、p型限制層42、過渡層43、p型電流擴展層44以及p型歐姆接觸層45。
其中，p型波導層41可為(Al
dGa
1-d)
0.5In
0.5P層，d的取值範圍為0.5≤d≤1.0，p型波導層41的折射率低於多量子阱有源層30，使得多量子阱有源層30發出的光束在p型波導層41與多量子阱有源層30的交界處發生全反射，而使得光束能集中出射，而提升光提取效率。
其中，p型限制層42可為AlInP層，p型限制層42的禁帶寬度大於多量子阱有源層30，可將電子限制在多量子阱有源層30中，使得電子與空穴在多量子阱有源層30中輻射複合。
其中，p型電流擴展層44可為GaP層，用於與p電極形成歐姆接觸。
其中，過渡層43可為(Al
eGa
1-e)
0.5In
0.5P層，設置於p型限制層42與p型電流擴展層44之間，起晶格過渡作用，能夠減小p型限制層42與p型電流擴展層44之間的晶格失配，而減小p型電流擴展層44的缺陷密度。
其中，p型歐姆接觸層45可為GaP層，用於與p電極形成歐姆接觸。
綜上，本申請實施例提供的LED外延結構，設置的多量子阱有源層30的勢壘層31包括Al
yGa
1-yAs的氧化物層3121，Al
yGa
1-yAs的氧化物為寬禁帶材料，使得勢壘層31與勢阱層32之間的能級差更大，可有效增強勢壘層31對電子的限制以及增強多量子阱有源層30的量子化效應，從而有效提升LED器件的內量子效率、出光效率、耐反向偏壓性能以及抗靜電能力等。
本申請實施例還提供一種LED器件，該LED器件包括前述的任一實施例提供的LED外延結構，其中LED器件還包括n電極和p電極，n電極與n型半導體層20電連接，p電極與p型半導體層40電連接。
其中，在一些實施例中，n型半導體層20包括n型歐姆接觸層22，n電極與n型歐姆接觸層22電連接；p型半導體層40包括p型歐姆接觸層45，p電極與p型歐姆接觸層45電連接。
請一併參閱1至圖3，圖3為本申請實施例提供的LED外延結構的製造方法的流程圖，LED外延結構的製造方法用於製造前述的任一實施例提供的LED外延結構。如圖3所示，LED外延結構的製造方法包括以下步驟：
S101：提供襯底。
S102：在襯底上形成n型半導體層20。
S103：在n型半導體層20背離襯底的一側形成多量子阱有源層30，其中，形成多量子阱有源層30包括在n型半導體層20背離襯底的一側形成勢壘層31，在勢壘層31背離n型半導體層20的一側形成勢阱層32，以及重複交替形成勢壘層31和勢阱層32而形成至少三層勢壘層31和至少二層勢阱層32，勢壘層31包括依次層疊形成的勢壘第一子層311、勢壘第二子層312及勢壘第三子層313，勢壘第二子層312包括Al
yGa
1-yAs的氧化物層3121。
S104：在多量子阱有源層30背離n型半導體層20的一側形成p型半導體層40。
本申請實施例提供的LED外延結構的製造方法，形成的多量子阱有源層30的勢壘層31包括Al
yGa
1-yAs的氧化物層3121，Al
yGa
1-yAs的氧化物為寬禁帶材料，使得勢壘層31與勢阱層32之間的能級差更大，可有效增強勢壘層31對電子的限制以及增強多量子阱有源層30的量子化效應，從而有效提升LED器件的內量子效率、出光效率、耐反向偏壓性能以及抗靜電能力等。
其中，襯底的材料可為GaAs，為其它膜層提供支撐。
其中，Al
yGa
1-yAs的氧化物中y的取值範圍為0.8≤y≤1.0。
其中，Al
yGa
1-yAs的氧化物層3121的厚度範圍為0.5nm-3nm，Al
yGa
1-yAs的氧化物層3121的厚度為Al
yGa
1-yAs的氧化物層3121在平行於層疊方向上的尺寸。當Al
yGa
1-yAs的氧化物層3121的厚度超過3nm時，勢壘層31會嚴重阻擋載流子的躍遷，而影響載流子之間的輻射複合。在一些實施例中，Al
yGa
1-yAs的氧化物為非主動摻雜的Al
yGa
1-yAs的氧化物，非主動摻雜的Al
yGa
1-yAs的氧化物對載流子的吸收較弱，可提高發光效率。
其中，勢壘第一子層311和勢壘第三子層313均包括(Al
xGa
1-x)
0.5In
0.5P層3111，x的取值範圍為0.5≤x≤0.8，(Al
xGa
1-x)
0.5In
0.5P層3111的厚度範圍為1nm-6nm，(Al
xGa
1-x)
0.5In
0.5P層3111的厚度為(Al
xGa
1-x)
0.5In
0.5P層3111在平行於層疊方向上的尺寸。當(Al
xGa
1-x)
0.5In
0.5P層3111的厚度超過6nm時，勢壘層31會嚴重阻擋載流子的躍遷，而影響載流子之間的輻射複合；當(Al
xGa
1-x)
0.5In
0.5P層3111的厚度低於1nm時，勢壘層31對電子的限制作用有限。在一些實施例中，(Al
xGa
1-x)
0.5In
0.5P為非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P，非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P對載流子的吸收較弱，可提高發光效率。
其中，勢阱層32包括(Al
mGa
1-m)
0.5In
0.5P層321，(Al
mGa
1-m)
0.5In
0.5P層321的厚度範圍為3nm-10nm，(Al
mGa
1-m)
0.5In
0.5P層321的厚度為(Al
mGa
1-m)
0.5In
0.5P層321在平行於層疊方向上的尺寸。當(Al
mGa
1-m)
0.5In
0.5P層321的厚度超過10nm時，多量子阱有源層30的波函數重疊較小，阻擋載流子的遷移，而降低內量子阱效率；當(Al
mGa
1-m)
0.5In
0.5P層321的厚度低於3nm時，載流子容易溢出勢阱層32，而降低輻射複合效率。其中，m的取值可根據LED器件發出的光的波長設定，波長越長，m取值越小。在一些實施例中，(Al
mGa
1-m)
0.5In
0.5P為非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P，非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P對載流子、光子的吸收較弱，可提高發光效率。
其中，多量子阱有源層30包括3至21層勢壘層31和2至20層勢阱層32，其中，勢壘層31的層數比勢阱層32的層數多一層。每層勢壘層31與鄰近的一層勢阱層32形成一個多量子阱週期，前述的多量子阱有源層30包括2至20個多量子阱週期。多量子阱週期數目一般不超過20，當多量子阱週期數目過多，多量子阱有源層30整體過厚，會增加載流子在多量子阱有源層30中的的非輻射複合，而影響發光效率；當多量子阱週期數目過少，多量子阱有源層30的勢壘層31及LED器件的電子阻擋層無法將多數電子限制在多量子阱有源層30中，使得電子溢出至p型半導體層40導致發光效率降低。
請一併參閱圖1與圖4，圖4為本申請實施例提供的勢壘層31的形成方法的流程圖。如圖4所示，勢壘第一子層311和勢壘第三子層313均包括(Al
xGa
1-x)
0.5In
0.5P層3111，在n型半導體層20背離襯底的一側形成勢壘層31，包括以下步驟：
S1031：通入磷烷和第一比例的三甲基鎵、三甲基鋁、三甲基銦，以在n型半導體層20背離襯底的一側形成(Al
xGa
1-x)
0.5In
0.5P層3111。
S1032：通入砷烷、三甲基鎵和三甲基鋁，以在(Al
xGa
1-x)
0.5In
0.5P層3111背離n型半導體層20的一側形成Al
yGa
1-yAs層。
S1033：通入磷烷和第一比例的三甲基鎵、三甲基鋁、三甲基銦，以在Al
yGa
1-yAs層上形成(Al
xGa
1-x)
0.5In
0.5P層3111。
S1034：對Al
yGa
1-yAs層進行氧化處理，以氧化Al
yGa
1-yAs層而形成Al
yGa
1-yAs的氧化物層3121。
其中，砷烷、三甲基鎵和三甲基鋁發生熱分解反應生成Al
yGa
1-yAs，通過氧化Al
yGa
1-yAs而生成Al
yGa
1-yAs的氧化物。其中，Al
yGa
1-yAs的氧化物包括氧化鋁和氧化鎵，氧化鋁的禁帶帶隙較寬，能夠有效提升勢壘層31與勢阱層32的能級差，而增強勢壘層31對電子的限制效果。並且，載流子通過Al
yGa
1-yAs的氧化物層3121時主要通過隧道躍遷，可以遮罩缺陷導電，並且可以減小電流瞬態增加，從而提升LED器件的耐反向偏壓性能和抗靜電性能等。
其中，Al
yGa
1-yAs的氧化物中y的取值範圍為0.8≤y≤1.0。
其中，Al
yGa
1-yAs的氧化物層3121的厚度範圍為0.5nm-3nm，Al
yGa
1-yAs的氧化物層3121的厚度為Al
yGa
1-yAs的氧化物層3121在平行於層疊方向上的尺寸。當Al
yGa
1-yAs的氧化物層3121的厚度超過3nm時，勢壘層31會嚴重阻擋載流子的躍遷，而影響載流子之間的輻射複合。在一些實施例中，Al
yGa
1-yAs的氧化物為非主動摻雜的Al
yGa
1-yAs的氧化物，非主動摻雜的Al
yGa
1-yAs氧化物對載流子的吸收較弱，可提高發光效率。
其中，(Al
xGa
1-x)
0.5In
0.5P中x的取值範圍為0.5≤x≤0.8。
其中，(Al
xGa
1-x)
0.5In
0.5P層3111的厚度範圍為1nm-6nm，(Al
xGa
1-x)
0.5In
0.5P層3111的厚度為(Al
xGa
1-x)
0.5In
0.5P層3111在平行於層疊方向上的尺寸。當(Al
xGa
1-x)
0.5In
0.5P層3111的厚度超過6nm時，勢壘層31會嚴重阻擋載流子的躍遷，而影響載流子之間的輻射複合；當(Al
xGa
1-x)
0.5In
0.5P層3111的厚度低於3nm時，勢壘層31對電子的限制作用有限。
其中，形成Al
yGa
1-yAs層的條件包括：溫度為650℃-700℃、壓力為50mbar-80mbar以及Ⅴ/Ⅲ為50-100，其中，Ⅴ/Ⅲ為Ⅴ族源與Ⅲ族源的氣體流量之比，Ⅴ族源包括砷烷，Ⅲ族源包括三甲基鎵和三甲基鋁中的至少一種。在此工藝條件下，有利於形成厚度均一的Al
yGa
1-yAs層。在一些實施例中，Al
yGa
1-yAs層為非主動摻雜的Al
yGa
1-yAs層，砷烷、三甲基鎵和三甲基鋁發生熱分解反應會生成Al
yGa
1-yAs以及副產物碳，而通過控制溫度、壓力以及Ⅴ/Ⅲ等工藝條件，可使得副產物中的碳進入Al
yGa
1-yAs而形成非主動摻雜的Al
yGa
1-yAs。非主動摻雜的Al
yGa
1-yAs被氧化處理後形成非主動摻雜的Al
yGa
1-yAs的氧化物，非主動摻雜的Al
yGa
1-yAs的氧化物對載流子的吸收較弱，可提高發光效率。
其中，形成(Al
xGa
1-x)
0.5In
0.5P層3111的條件包括：溫度為680℃-730℃，壓力為50mbar-80mbar。在此工藝條件下，有利於形成厚度均一的(Al
xGa
1-x)
0.5In
0.5P層3111。在一些實施例中，(Al
xGa
1-x)
0.5In
0.5P層3111為非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P層，磷烷、三甲基鎵、三甲基鋁和三甲基銦發生熱分解反應會生成(Al
xGa
1-x)
0.5In
0.5P以及副產物碳，而通過控制溫度、壓力以及Ⅴ/Ⅲ等工藝條件，可使得副產物中的碳進入(Al
xGa
1-x)
0.5In
0.5P而形成非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P。非主動摻雜的(Al
xGa
1-x)
0.5In
0.5P對載流子的吸收較弱，可提高發光效率。
其中，對Al
yGa
1-yAs層進行氧化處理，具體的，通入氧氣或水蒸氣與氮氣的混合氣，控制氧化溫度為400℃-500℃，氧氣、水蒸氣的氣體流量為5sccm-20sccm，而對Al
yGa
1-yAs層進行氧化處理。其中，氧化處理溫度低於400℃時，氧化速率低，Al
yGa
1-yAs的氧化物的形成速率低，造成LED器件的生產效率低；氧化處理溫度高於500℃時，會破壞LED器件的結構。在400℃-500℃以及有氧的條件下，Al
yGa
1-yAs中的Al、Ga極易被氧化而生成氧化鋁和氧化鎵。
在一些實施例中，前述的在勢壘層31背離n型半導體層20的一側形成勢阱層32，包括：通入磷烷和第二比例的三甲基鎵、三甲基鋁、三甲基銦，以在勢壘層31背離n型半導體層20的一側形成(Al
mGa
1-m)
0.5In
0.5P層321。
其中，(Al
mGa
1-m)
0.5In
0.5P層321的厚度範圍為3nm-10nm，(Al
mGa
1-m)
0.5In
0.5P層321的厚度為(Al
mGa
1-m)
0.5In
0.5P層321在平行於層疊方向上的尺寸。當(Al
mGa
1-m)
0.5In
0.5P層321的厚度超過10nm時，多量子阱有源層30的波函數重疊較小，阻擋載流子的遷移，而降低內量子阱效率；當(Al
mGa
1-m)
0.5In
0.5P層321的厚度低於3nm時，載流子容易溢出勢阱層32，而降低輻射複合效率。
其中，形成(Al
mGa
1-m)
0.5In
0.5P層321的條件包括：溫度為680℃-730℃，壓力為50mbar-80mbar及Ⅴ/Ⅲ為100-200。在此工藝條件下，有利於形成厚度均一的(Al
mGa
1-m)
0.5In
0.5P層321。在一些實施例中，(Al
mGa
1-m)
0.5In
0.5P層321為非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P層，磷烷、三甲基鎵、三甲基鋁和三甲基銦發生熱分解反應會生成(Al
mGa
1-m)
0.5In
0.5P以及副產物碳，而通過控制溫度、壓力以及Ⅴ/Ⅲ等工藝條件，可使得副產物中的碳進入(Al
mGa
1-m)
0.5In
0.5P而形成非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P。非主動摻雜的(Al
mGa
1-m)
0.5In
0.5P對載流子、光子的吸收較弱，可提高發光效率。
請一併參閱圖2與圖5，圖5為圖3中步驟S102的子流程圖。如圖5所示，在一些實施例中，在襯底上形成n型半導體層20，包括以下步驟：
S1021：在襯底上形成緩衝層21。
S1022：在緩衝層21背離襯底的一側形成n型歐姆接觸層22。
S1023：在n型歐姆接觸層22背離緩衝層21的一側形成n型電流擴展層23。
S1024：在n型電流擴展層23背離n型歐姆接觸層22的一側形成n型限制層24。
S1025：在n型限制層24背離n型電流擴展層23的一側形成n型波導層25。
其中，可通過MOCVD、PVD等工藝形成緩衝層21、n型歐姆接觸層22、n型電流擴展層23、n型限制層24以及n型波導層25。
其中，緩衝層21可為GaAs層，用於隔離和阻擋襯底表面的缺陷和雜質進入n型歐姆接觸層22。
其中，n型歐姆接觸層22可為(Al
aGa
1-a)
0.5In
0.5P層，a的取值範圍為0.3≤a≤0.6，用於與n電極形成歐姆接觸。
其中，n型電流擴展層23可為(Al
bGa
1-b)
0.5In
0.5P層，b的取值範圍為0.5≤b≤1.0，在電流流經n型電流擴展層23擴展至多量子阱有源層30時，n型電流擴展層23能夠使得到達多量子阱有源層30的電流密度是均勻的，均勻的電流分佈可提高發光效率。
其中，n型限制層24可為AlInP層，n型限制層24的禁帶寬度大於多量子阱有源層30，可將空穴限制在多量子阱有源層30中，提高電子擴展的均勻性，使得電子與空穴在多量子阱有源層30中輻射複合。
其中，n型波導層25可為(Al
cGa
1-c)
0.5In
0.5P層，c的取值範圍為0.5≤c≤1.0。n型波導層25的折射率低於多量子阱有源層30，使得多量子阱有源層30發出的光束在n型波導層25與多量子阱有源層30的交界處發生全反射，而使得光束能集中出射，而提升光提取效率。
請一併參閱圖2與圖6，圖6為圖3中步驟S104的子流程圖。如圖6所示，在一些實施例中，在多量子阱有源層30背離n型半導體層20的一側形成p型半導體層40，包括以下步驟：
S1041：在多量子阱有源層30背離n型半導體層20的一側形成p型波導層41。
S1042：在p型波導層41背離多量子阱有源層30的一側形成p型限制層42。
S1043：在p型限制層42背離p型波導層41的一側形成過渡層43。
S1044：在過渡層43背離p型限制層42的一側形成p型電流擴展層44。
S1045：在p型電流擴展層44的背離過渡層43的一側形成p型歐姆接觸層45。
其中，可通過MOCVD、PVD等工藝形成p型波導層41、p型限制層42、過渡層43、P型電流擴展層44以及p型歐姆接觸層45。
其中，p型波導層41可為(AldGa1-d)0.5In0.5P層，d的取值範圍為0.5
d
1.0，p型波導層41的折射率低於多量子阱有源層30，使得多量子阱有源層30發出的光束在p型波導層41與多量子阱有源層30的交界處發生全反射，而使得光束能集中出射，而提升光提取效率。
其中，p型限制層42可為AlInP層，p型限制層42的禁帶寬度大於多量子阱有源層30，可將電子限制在多量子阱有源層30中，使得電子與空穴在多量子阱有源層30中輻射複合。
其中，p型電流擴展層44可為GaP層，用於與p電極形成歐姆接觸。
其中，過渡層43可為(Al
eGa
1-e)
0.5In
0.5P層，設置於p型限制層42與p型電流擴展層44之間，起晶格過渡作用，能夠減小p型限制層42與p型電流擴展層44之間的晶格失配，而減小p型電流擴展層44的缺陷密度。
其中，p型歐姆接觸層45可為GaP層，用於與p電極形成歐姆接觸。
綜上，本申請實施例提供的LED外延結構的製造方法，形成的多量子阱有源層30包括Al
yGa
1-yAs的氧化物層3121，Al
yGa
1-yAs的氧化物中的氧化鋁為寬禁帶材料，使得勢壘層31與勢阱層32之間的能級差更大，可有效增強勢壘層31對電子的限制以及增強多量子阱有源層30的量子化效應，從而有效提升LED器件的內量子效率、出光效率、耐反向偏壓性能以及抗靜電能力等。
上述實施例提供的LED外延結構的製造方法與前述的LED外延結構相互對應，相關之處可以相互參照。
需要說明的是，對於前述的各方法實施例，為了簡單描述，故將其都表述為一系列的動作組合，但是本領域技術人員應該知悉，本申請並不受所描述的動作順序的限制，因為依據本申請，某些步驟可以採用其他順序或者同時進行。
在上述實施例中，對各個實施例的描述都各有側重，某個實施例中沒有詳述的部分，可以參見其它實施例的相關描述。
應當理解的是，本發明的應用不限於上述的舉例，對本領域普通技術人員來說，可以根據上述說明加以改進或變換，所有這些改進和變換都應屬於本發明所附權利要求的保護範圍。
20:n型半導體層
21:緩衝層
22:n型歐姆接觸層
23:n型電流擴展層
24:n型限制層
25:n型波導層
30:多量子阱有源層
31:勢壘層
32:勢阱層
40:p型半導體層
41:p型波導層
42:p型限制層
43:過渡層
44:p型電流擴展層
45:p型歐姆接觸層
100:LED外延結構
311:勢壘第一子層
312:勢壘第二子層
313:勢壘第三子層
3121:Al
yGa
1:yAs的氧化物層
3111:(Al
xGa
1:x)
0.5In
0.5P層
321:(Al
mGa
1:m)
0.5In
0.5P層
為了更清楚地說明本申請實施例中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本申請的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本申請實施例提供的LED外延結構的截面結構示意圖。
圖2為本申請另一實施例提供的LED外延結構的截面結構示意圖。
圖3為本申請實施例提供的LED外延結構的製造方法的流程圖。
圖4為本申請實施例提供的勢壘層的形成方法的流程圖。
圖5為圖3中步驟S102的子流程圖。
圖6為圖3中步驟S104的子流程圖。
20:n型半導體層
30:多量子阱有源層
31:勢壘層
32:勢阱層
40:p型半導體層
100:LED外延結構
311:勢壘第一子層
312:勢壘第二子層
313:勢壘第三子層
3121:AlyGa1：yAs的氧化物層
3111:(AlxGa1：x)0.5In0.5P層
321:(AlmGa1：m)0.5In0.5P層
Claims (13)
- 一種LED外延結構，所述LED外延結構包括依次層疊設置的n型半導體層、多量子阱有源層及p型半導體層，其特徵在於，所述多量子阱有源層包括至少三層勢壘層和至少二層勢阱層，所述勢壘層和所述勢阱層交替層疊設置，其中，所述勢壘層包括依次層疊設置的勢壘第一子層、勢壘第二子層以及勢壘第三子層，所述勢壘第二子層包括AlyGa1-yAs的氧化物層。
- 如請求項1所述之LED外延結構，其特徵在於，所述AlyGa1-yAs的氧化物層中的AlyGa1-yAs的氧化物中y的取值範圍為0.8y
1.0。
- 如請求項1所述之LED外延結構，其特徵在於，所述AlyGa1-yAs的氧化物層的厚度範圍為0.5nm-3nm。
- 如請求項1所述之LED外延結構，其特徵在於，所述勢壘第一子層和勢壘第三子層均包括(AlxGa1-x)0.5In0.5P層。
- 如請求項4所述之LED外延結構，其特徵在於，所述(AlxGa1-x)0.5In0.5P層中的(AlxGa1-x)0.5In0.5P中x的取值範圍為0.5x
0.8。
- 如請求項4所述之LED外延結構，其特徵在於，所述(AlxGa1-x)0.5In0.5P層的厚度範圍為1nm-6nm。
- 如請求項1所述之LED外延結構，其特徵在於，所述勢阱層包括(AlmGa1-m)0.5In0.5P層。
- 如請求項7所述之LED外延結構，其特徵在於，所述(AlmGa1-m)0.5In0.5P層的厚度範圍為3nm-10nm。
- 如請求項1所述之LED外延結構，其特徵在於，所述多量子阱有源層包括3至21層勢壘層和2至20層勢阱層，其中，勢壘層的層數比勢阱層的層數多一層。
- 一種LED器件，其特徵在於，所述LED器件包括n電極、p電極以及如請求項1-9任一項所述的LED外延結構，所述n電極與所述n型半導體層電連接，所述p電極與所述p型半導體層電連接。
- 一種LED外延結構的製造方法，其特徵在於，所述LED外延結構的製造方法包括以下步驟：提供襯底；在所述襯底上形成n型半導體層；在所述n型半導體層背離所述襯底的一側形成多量子阱有源層；在所述多量子阱有源層背離所述n型半導體層的一側形成p型半導體層；其中，形成所述多量子阱有源層包括在所述n型半導體層背離所述襯底的一側形成勢壘層，在所述勢壘層背離所述n型半導體層的一側形成勢阱層，以及重複交替形成所述勢壘層和所述勢阱層而形成至少三層勢壘層和至少二層勢阱層，所述勢壘層包括依次層疊形成的勢壘第一子層、勢壘第二子層以及勢壘第三子層，所述勢壘第二子層包括AlyGa1-yAs的氧化物層。
- 如請求項11所述之LED外延結構的製造方法，其特徵在於，所述勢壘第一子層和勢壘第三子層均包括(AlxGa1-x)0.5In0.5P層，所述在所述n型半導體層背離所述襯底的一側形成勢壘層，包括： 通入磷烷和第一比例的三甲基鎵、三甲基鋁、三甲基銦，以在所述n型半導體層背離所述襯底的一側形成(AlxGa1-x)0.5In0.5P層；通入砷烷、三甲基鎵和三甲基鋁，以在所述(AlxGa1-x)0.5In0.5P層背離所述n型半導體層的一側形成AlyGa1-yAs層；通入磷烷和第一比例的三甲基鎵、三甲基鋁、三甲基銦，以在所述AlyGa1-yAs層上形成(AlxGa1-x)0.5In0.5P層；對所述AlyGa1-yAs層進行氧化處理，以氧化所述AlyGa1-yAs層而形成AlyGa1-yAs的氧化物層。
- 如請求項11所述之LED外延結構的製造方法，其特徵在於，所述在所述勢壘層背離所述n型半導體層的一側形成勢阱層，包括：通入磷烷和第二比例的三甲基鎵、三甲基鋁、三甲基銦，以在所述勢壘層背離所述n型半導體層的一側形成(AlmGa1-m)0.5In0.5P層。
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