CN114023729A - 主动淬灭型spad阵列探测器及其电路仿真模型的建立方法 - Google Patents

Abstract

本发明提供一种主动淬灭型SPAD阵列探测器及其电路仿真模型的建立方法，所述SPAD阵列探测器，包括：封装基板；固定在封装基板上的FPGA芯片；以及置于FPGA芯片上的包含多个SPAD单元的SPAD阵列；各SPAD单元与FPGA芯片之间以及FPGA芯片与封装基板之间通过引线键合实现电气连接；FPGA芯片包括多个双向I/O端口和主动淬灭电路逻辑，主动淬灭电路逻辑包括多个主动淬灭电路和数字逻辑控制单元，每个SPAD单元与经一个双向I/O端口连接对应的主动淬灭电路，各主动淬灭电路连接数字逻辑控制单元，主动淬灭电路包括三态门电路，数字逻辑控制单元用于控制各SPAD单元的事件检测状态，使得事件检测状态至少包括四个状态：稳态检测状态、主动淬灭状态、保持关断状态和主动复位状态。

Description

主动淬灭型SPAD阵列探测器及其电路仿真模型的建立方法

技术领域

本发明涉及单光子探测技术领域，具体涉及一种主动淬灭型SPAD阵列探测器及其电路仿真模型的建立方法。

背景技术

单光子雪崩光电二极管(SPAD，Single Photon Avalanche Diode)是一种工作在盖格模式下能够探测极微弱光信号的光电探测器，与光电倍增管相比，它体积小、功耗低、对磁场不敏感且易于集成，在医疗诊断、TOF成像、光通信等领域有广泛的应用。

快速响应和淬灭直接影响着探测器的整体性能，SPAD阵列探测器每个单元都需要一个单独的淬灭电路。早期的淬灭电路为被动淬灭电路，其恢复时间长，容易造成高计数率饱和。目前SPAD阵列一般采用主动型淬灭电路或主被动混合型淬灭电路，通常将淬灭电路与SPAD单元集成在一起，然后通过硅通孔、背入射倒装或引线键合形式与后端的数字处理电路进行电气连接，后端的数字读出电路一般采用专用集成电路芯片实现。由于淬灭电路与SPAD单元集成在一起，淬灭电路占用了一部分面积，降低了填充因子，从而降低了探测效率。此外，专用集成电路芯片实现的后端数字读出电路研发周期较长，成本较高，且适用性较差。

对于包括SPAD阵列和后端数字读出电路的SPAD阵列探测器(下文可简称SPAD探测器)，通常采用EDA(Electronics Design Automation)仿真模型对器件的关键参数进行测量和提取，并结合一定的物理机制，来较为准确地模拟探测器件的电学特性，有助于大规模SPAD阵列集成的评估和验证，有效降低系统研发的成本和风险。目前针对SPAD探测器的EDA仿真模型多采用Verilog-A语言建立。SPAD阵列探测器一般包含SPAD器件、淬灭电路和数字读出电路三部分，FPGA是一种可编程数字逻辑器件，常常被用于SPAD阵列的数字读出部分，但是现有的仿真模型只能对单个SPAD单元和简单的淬灭逻辑电路进行仿真，尚且没有一种完整的SPAD阵列探测器仿真模型能够较为全面地模拟包含有SPAD器件、淬灭电路和数字读出电路的整个系统，特别是对于系统中包含有FPGA等可编程数字逻辑器件的情况，现有的仿真模型更是不能全面地实现仿真模拟。

发明内容

有鉴于以上现有技术，本发明提供了一种主动淬灭型SPAD阵列探测器及其电路仿真模型的建立方法，以解决上述问题中的至少一个。

根据本发明的一个方面，提供了一种SPAD阵列探测器，该探测器包括：

封装基板；

固定在所述封装基板上的FPGA芯片；以及

置于所述FPGA芯片上的SPAD器件，SPAD器件上包含多个SPAD单元组成的SPAD阵列；

其中，所述SPAD器件各单元与所述FPGA芯片之间以及所述FPGA芯片与所述封装基板之间通过引线键合实现电气连接；

所述FPGA芯片包括多个双向I/O端口和主动淬灭电路逻辑，所述主动淬灭电路逻辑包括多个主动淬灭电路和数字逻辑控制单元，所述SPAD器件上的每个SPAD单元与经所述FPGA芯片的一个双向I/O端口连接对应的主动淬灭电路，各主动淬灭电路连接所述数字逻辑控制单元，所述主动淬灭电路包括三态门电路，所述数字逻辑控制单元用于控制各SPAD单元的事件检测状态，使得所述事件检测状态至少包括四个状态：稳态检测状态、主动淬灭状态、保持关断状态和主动复位状态；其中：

在稳态检测状态下，如果在特定稳态持续时间内有光子到达SPAD单元，则对应的淬灭电路感应到光子触发后进入SPAD单元的主动淬灭状态，通过控制对应的双向I/O端口的电平改变SPAD单元的偏压来主动淬灭SPAD单元，并在主动淬灭SPAD单元后控制各SPAD单元进入所述保持关断状态；

在SPAD单元在保持关断状态达到第一预定时间后，所述数字逻辑控制单元控制SPAD单元进入所述主动复位状态。

在本发明一些实施例中，如果在所述特定稳态持续时间内没有光子到达SPAD单元，所述主动淬灭电路周期性地通过对应的双向I/O端口输出一调节电平来调节SPAD器件与FPGA芯片连接处的电位，以消除SPAD单元和FPGA芯片间寄生电容电荷共享。

在本发明一些实施例中，在保持关断状态下，若所述FPGA芯片从外部接收到特定SPAD单元对应的掩蔽指令，则控制该特定SPAD单元继续保持关断状态达第二预定时间，在达到所述第二预定时间后，该特定SPAD单元进入所述主动复位状态；若所述FPGA芯片从外部接收到特定SPAD单元对应的使能指令，则经由主动淬灭电路逻辑控制该特定SPAD单元提前结束保持关断状态而进入所述主动复位状态；所述第二预定时间与所述第一预定时间相同或不同。

在本发明一些实施例中，所述检测事件还包括：电位检测状态，在所述主动复位状态保持第三预定时间后，进入所述电位检测状态，以在SPAD单元和相应主动淬灭电路连接点处的电位，在所述连接点处的电位稳定后进一步进入所述稳态检测状态。

在本发明一些实施例中，集成在一起的封装基板、FPGA芯片和SPAD阵列由透明的环氧树脂所封装，或者利用不透明的塑封胶结合透明玻璃窗口进行封装，以将透明玻璃窗口作为光探测区域进行光子探测。

在本发明一些实施例中，所述数字逻辑控制单元通过输入至所述主动淬灭电路的多个状态控制信号来控制主动淬灭电路内部的反馈逻辑，以改变所述主动淬灭电路的双向I/O端口和同步数字逻辑信号输出端口的输出状态，由此控制各SPAD单元的光子检测。

在本发明一些实施例中，各I/O端口之间以及所述FPGA芯片的各I/O端口和配置引脚对应的焊盘与所述封装基板上的焊盘通过引线键合方式电气连接。

在本发明一些实施例中，FPGA芯片放置在封装基板正面中心，SPAD器件叠放在FPGA芯片上，SPAD器件的各SPAD单元的焊盘与FPGA芯片的各I/O端口的焊盘通过引线键合方式连接，与FPGA芯片和SPAD器件的相应焊盘对应的金丝压焊第二焊盘位于封装基板正面，金丝压焊第二焊盘通过封装基板上的过孔连接到封装基板背面的引脚焊盘上；封装基板正面正中央为接地焊盘。

本发明的另一方面，提供了利用如前所述的主动淬灭型SPAD阵列探测器的仿真模型建立方法，该方法包括以下步骤：

SPAD器件仿真模型建立步骤：通过裸SPAD器件的静态I-V曲线和动态C-V曲线提取SPAD器件的结电容和结电阻，并采用Verilo-A语言建立SPAD器件的仿真模型；

淬灭电路仿真模型建立步骤：导出FPGA内部淬灭电路的网表文件，并基于导出的网表文件，利用ADS仿真软件内置的数字逻辑元件建立主动淬灭电路的仿真模型；

双向I/O端口仿真模型建立步骤：在所述FPGA芯片的双向I/O端口与SPAD单元的接口采用IBIS仿真模型作为双向I/O端口的仿真模型；

基于所述主动淬灭电路的仿真模型、所述I/O端口的IBIS仿真模型、SPAD器件的Verilog-A仿真模型，在ADS仿真软件平台构建出所述SPAD阵列探测器的数模混合仿真模型。

根据本发明的一些实施例，所述网表文件包含对应的门级电路结构和传输线上的延时量信息；所述方法还包括：根据网表文件中的延时量手动设置各数字逻辑元件和走线上的延时信息。

本发明提供的SPAD阵列探测器，增加了填充因子，提高了探测效率；并且，将FPGA芯片和SPAD阵列芯片器件通过引线键合的方式叠层封装集成在一起，极大减小了寄生电容的影响，提高了探测器最高计数率，同时也能减小探测器的尺寸。本发明采用的主动淬灭电路，能够实现主动淬灭、主动复位、时间可调的保持关断、SPAD单元的掩蔽和使能以及寄生电容间电荷共享现象的抑制。

进一步地，本发明可从FPGA芯片导出网表文件，根据导出的网表文件可基于ADS仿真软件内置的数字逻辑元件搭建淬灭电路的仿真模型，模型能够真实还原和反应FPGA内部淬灭电路对应的实际结构，各数字逻辑元件和走线上的延时信息可以根据网表文件中的延时量手动设置，可最大程度模拟淬灭电路的实际工作状态。

本发明的附加优点、目的，以及特征将在下面的描述中将部分地加以阐述，且将对于本领域普通技术人员在研究下文后部分地变得明显，或者可以根据本发明的实践而获知。本发明的目的和其它优点可以通过在书面说明及其权利要求书以及附图中具体指出的结构实现到并获得。

本领域技术人员将会理解的是，能够用本发明实现的目的和优点不限于以上具体所述，并且根据以下详细说明将更清楚地理解本发明能够实现的上述和其他目的。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。附图中的部件不是成比例绘制的，而只是为了示出本发明的原理。为了便于示出和描述本发明的一些部分，附图中对应部分可能被放大，即，相对于依据本发明实际制造的示例性装置中的其它部件可能变得更大。在附图中：

图1所示为本发明一实施例中SPAD阵列探测器的结构框图。

图2为本发明一实施例中叠层封装结构的示意图。

图3为本发明一实施例中光子触发事件检测的状态转换示意图。

图4为本发明一实施例中N-on-P型SPAD器件的主动淬灭逻辑示意图。

图5为本发明一实施例中P-on-N型SPAD器件的主动淬灭逻辑示意图。

图6为本发明一实施例中N-on-P型SPAD器件光子触发事件检测的工作时序图。

图7为本发明一实施例中P-on-N型SPAD器件光子触发事件检测的工作时序图。

图8为本发明一实施例中电荷共享现象示意图。

图9为本发明一实施例中探测器仿真模型建立方法的逻辑框图。

图10为本发明一实施例中SPAD器件的Verilog-A模型的结构框图。

图11为本发明一实施例中FPGA I/O端口等效模型的结构框图。

附图标记说明：

1：初始化； 2：稳态检测状态； 3：实时刷新；

4：进入保持关断状态； 5：保持关断状态； 6：掩蔽状态；

7：进入主动复位状态； 8：主动复位状态； 9：复位等待；

10：进入准备状态； 11：准备状态； 12：电位检测状态；

13：进入稳态检测状态； 21/31：控制参量Cover； 22/32：控制参量Status；

23/33：控制参量Source； 24/34：控制参量Mark； 25/35：同步信号输出；

26/36：双向I/O端口信号； 41/51：参量CLK、State、AQC、Trigger

42/52：标志位； 43/53：主动淬灭逻辑的两个中间参量；

43/53：四个控制参量Source、Cover、Status、Mark；

61：封装基板； 62：背面引脚焊盘； 63：基板背面散热大焊盘；

64：过孔； 65：金丝压焊第二焊盘； 66：金线或铝线；

67:铝电极； 68:二氧化硅层； 69:FPGA芯片上的压焊焊盘；

70:基板正面大接地焊盘； 71：绝缘固定胶； 72：低掺杂区域；

73：SPAD器件的衬底； 74：较高掺杂P+区(N-on-P型)或N+区(P-on-N型)；

75：高掺杂N++区(N-on-P型)或P++区(P-on-N型)；

76：FPGA裸芯片； 77：SPAD器件背面铝电极；78：导电银浆；

79：SPAD器件。

具体实施方式

下面，对本发明的优选实施方式进行详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本发明的实施方式仅仅是示例性的，并且本发明的技术精神及其主要操作不限于这些实施方式。

在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。

应该强调，术语“包括/包含/具有”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。在此，还需要说明的是，如果没有特殊说明，术语“连接”在本文不仅可以指直接连接，也可以表示存在中间物的间接连接。

本发明针对现有SPAD阵列探测器在填充因子、研发成本和适应性方面存在的问题，提出了一种主动淬灭型SPAD阵列探测器，该SPAD阵列探测器将FPGA芯片和SPAD阵列芯片(也可称为SPAD芯片或SPAD器件)叠放在封装基板上，然后通过引线键合的方式实现FPGA芯片、SPAD器件与封装基板之间的电气连接，SPAD器件和FPGA芯片的供电和配置引脚从基板背部引出。FPGA芯片与SPAD器件之间的寄生电容会影响探测器的响应速率和探测死时间，本发明通过将FPGA芯片和SPAD阵列芯片器件以引线键合的方式叠层封装集成在一起，可以极大减小寄生电容的影响，提高探测器最高计数率，同时也能减小探测器的尺寸。此外，本发明的SPAD阵列探测器中，在FPGA芯片内利用数字逻辑针对SPAD阵片中的每个SPAD单元构建了具有反馈结构的主动淬灭电路逻辑，该主动淬灭电路逻辑包括多个双向I/O端口、多个主动淬灭电路和数字逻辑控制单元，每个SPAD单元经由FPGA芯片的单独的双向I/O端口与对应的主动淬灭电路连接，并在数字逻辑控制单元的控制下实现SPAD单元的主动淬灭、保持关断与主动复位。进一步地，还能够通过延长或缩短保持关断时间，来实现SPAD各单元的掩蔽和使能。进一步地，主动淬灭电路逻辑可以控制I/O端口输出值，周期性地置位FPGA与SPAD连接处的电位，从而解决了稳态检测状态下FPGA I/O端口寄生电容与SPAD寄生电容之间的电荷共享问题。

此外，本发明实施例还提供了一种针对该结构的数模混合仿真模型的建立方法。通过裸SPAD器件的静态I-V曲线和动态C-V曲线提取器件的结电容和结电阻，利用Verilog-A语言构建了SPAD器件的等效模型，并结合FPGA芯片内部淬灭电路的网表文件、双向I/O端口的IBIS仿真模型，在ADS仿真软件中建立了一种针对上述SPAD阵列探测器的数模混合仿真模型。

图1所示为本发明一实施例中SPAD阵列探测器的结构框图。如图1所示，该SPAD阵列探测器包括：SPAD器件100和FPGA芯片200。SPAD器件100上包含由多个SPAD单元组成的SPAD阵列。FPGA芯片200内利用数字逻辑针对SPAD阵片中的每个SPAD单元构建了主动淬灭电路逻辑，该主动淬灭电路逻辑包括多个主动淬灭电路和数字控制逻辑(也可称为数字逻辑控制单元)，每一主动淬灭电路连接对应的SPAD单元。本发明实施例中，FPGA芯片200设置有多个双向I/O端口，使得SPAD器件上的每个SPAD单元与经FPGA芯片的一个单独的双向I/O端口连接对应的主动淬灭电路。

在本发明实施例中，SPAD阵列探测器为经3D叠层封装的SPAD阵列探测器。FPGA芯片固定在封装基板上，SPAD器件(或称SPAD芯片)置于FPGA芯片上，SPAD器件各单元与FPGA芯片之间以及FPGA芯片与封装基板之间通过引线键合实现电气连接，然后进一步被封装成3D叠层封装结构。

图2为本发明一实施例中叠层封装的SPAD阵列探测器结构的剖面示意图，该结构示意图同时适用于N-on-P型和P-on-N型SPAD器件。如图2所示，封装基板(简称基板)61位于层叠封装结构的低层，其上是FPGA芯片76，顶层是SPAD芯片72。作为示例，FPGA芯片放置在基板正面正中心，SPAD阵列芯片叠放在FPGA芯片上，SPAD各单元的焊盘与FPGA芯片的各I/O端口的焊盘通过引线键合方式连接。

基板61一般采用FR4或者BT树脂材料；与FPGA芯片76和SPAD芯片79的相应焊盘对应的金丝压焊第二焊盘65位于基板61正面，金丝压焊第二焊盘65通过基板上的过孔64连接到基板背面的引脚焊盘62上；基板正面正中央为大接地焊盘70，它通过过孔连接到基板背面的大焊盘63上，该大焊盘起到接地和散热的作用。FPGA芯片76叠放在基板61中央，并粘贴在基板61上，FPGA芯片76的用于引出的压焊焊盘69位于FPGA芯片四周，与FPGA芯片76的接地有关的焊盘通过金丝压焊连接到接地焊盘70上，与FPGA芯片76的供电和配置有关的焊盘连接到基板的其他焊盘上。

SPAD器件79叠放在FPGA芯片76上，SPAD器件79的背部铝电极77悬空不连接；SPAD器件79的深掺杂区73用于与铝电极77欧姆接触。当SPAD器件正常工作时，其整个低掺杂区域72被全耗尽。较高掺杂P+区(N-on-P型)或N+区(P-on-N型)74和高掺杂N++区(N-on-P型)或P++区(P-on-N型)75形成PN结，PN结上方为二氧化硅层68。每个SPAD阵列上有多个SPAD单元，如每个PN结对应一个SPAD单元，每个SPAD单元通过引出电极67连接到SPAD器件四边的压焊焊盘上，然后通过引线(如金线或铝线)66以引线键合形式连接到FPGA芯片上的第二压焊点(压焊焊盘)69上。SPAD器件表面最右侧的金属焊盘为供电焊盘，该供电焊盘通过引线键合连接到基板正面的压焊焊盘65上。

FPGA芯片内包括主动淬灭电路逻辑，主动淬灭电路逻辑包括多个主动淬灭电路和数字逻辑控制单元，SPAD器件上的每个SPAD单元与FPGA芯片的一个单独的双向I/O端口连接，经双向I/O端口连接对应的主动淬灭电路，各主动淬灭电路连接数字逻辑控制单元。

封装基板61、FPGA芯片76以及SPAD芯片79通过引线键合方式电气连接后，可进一步利用透明的环氧树脂对集成的裸芯片塑封。另选地，也可利用不透明的塑封胶结合透明玻璃窗口进行封装，以将透明玻璃窗口作为光探测区域进行光子探测。以3D层叠的方式通过引线键合的方式形成3D SPAD探测器层叠结构并进行封装，可以极大减小寄生电容的影响，提高探测器最高计数率，同时也能减小探测器的尺寸。

FPGA内部的主动淬灭逻辑可实现SPAD单元的主动淬灭、保持关断和主动复位等过程。在本发明一实施例中，主动淬灭电路包括三态门电路，数字逻辑控制单元用于通过控制参数控制各SPAD单元的事件检测状态，使得事件检测状态至少包括四个状态：稳态检测状态、主动淬灭状态、保持关断状态和主动复位状态。

图3所示为本发明一实施例的SPAD阵列探测器的一次光子触发事件检测的工作状态转移逻辑结构示意图，如图3所示，整个事件检测过程除了包括多个工作状态外，还包括初始化操作和状态间的切换操作等。在开始光子检测之前，首先进行初始化操作(步骤1)，经初始化操作后进入光子触发事件检测过程。该初始化操作可通过基于初始化操作在FPGA芯片上产生的电复位指令或通过手动从外部输入到FPGA芯片的复位指令来完成。

初始化之后SPAD阵列的各SPAD单元便进入稳态检测状态2，此时SPAD单元处于盖格模式，等待光子到达。如果在特定稳态持续时间(一般低于5微秒)内有光子到达SPAD单元，则对应的淬灭电路感应到光子触发后进入SPAD单元的主动淬灭状态，通过控制对应的双向I/O端口的电平改变SPAD单元的偏压来主动淬灭SPAD单元，并在主动淬灭SPAD单元后控制各SPAD单元进入保持关断状态。更具体地，如果在进入稳态检测状态2后的特定时间内有光子到达并触发雪崩，FPGA芯片和SPAD器件的连接点处电位会变化，当电位高于(针对N-on-P型SPAD)或低于(针对P-on-N型SPAD)I/O端口的电位阈值时，FPGA芯片上的淬灭电路会感应到光子触发而进入SPAD单元的主动淬灭状态，立刻控制对应的双向I/O端口输出一个电平，来改变SPAD单元的偏压，使SPAD偏压低于击穿电压，由此SPAD单元被主动淬灭，在主动淬灭SPAD单元后各SPAD单元将开始进入保持关断状态(见图3中进入保持关断状态的过程4)。

如果在进入稳态检测状态后的特定时间内一直没有光子到达SPAD器件，也即当稳态持续时间达到一定时间值(持续时间一般低于5微秒)，为了避免FPGA芯片和SPAD器件的寄生电容间电荷共享现象的影响，主动淬灭电路逻辑会通过双向I/O端口强制输出一个调节电平(FPGA芯片I/O端口的电平标准有很多种，一般采用LV3V3标准，此时输出电平为3.3V)，使FPGA芯片和SPAD器件的连接点处电位恢复到原来的水平，即该过程为实时刷新过程3。也即，本发明中的主动淬灭电路逻辑为基于FPGA芯片的具有反馈逻辑的电容感应式主动型淬灭电路，通过向SPAD单元反馈一电平而抑制了寄生电容间电荷共享现象。

由于工艺条件的限制，SPAD阵列中少数SPAD单元暗计数率较大，会形成噪声源，恶化器件的性能，在本发明实施例中，可以通过延长或缩短保持关闭时间来实现各SPAD单元的掩蔽和是能。例如，在保持关断状态下，如果此时从外部向FPGA芯片输入一个掩蔽指令，经由主动淬灭电路逻辑控制SPAD单元将一直维持该保持关断状态，使得SPAD单元一直被置于击穿电压以下，该SPAD单元被掩蔽，该过程为SPAD单元的掩蔽过程6；在保持关断状态下，如果此时从外部向FPGA芯片输入一个使能指令，则经由主动淬灭电路逻辑控制SPAD单元将提前结束(释放)保持关断状态，使得SPAD单元被使能，从而进入后续状态，该过程为SPAD单元的使能过程；保持关断状态被释放后，SPAD单元可依次进入复位状态和稳态检测状态，恢复正常。外部可以通过上位机向FPGA芯片输入控制指令(掩蔽指令或使能指令)，以改变保持关断状态的持续时间，当保持关断状态达到设定的时间时，则SPAD单元进入下一状态，即进行状态转换过程7。

保持关断状态后的下一状态为主动复位状态8，在SPAD单元在保持关断状态达到第一预定时间后，数字逻辑控制单元可控制SPAD单元进入主动复位状态。可由与FPGA芯片连接的外部设备预先设置复位等待时间，当进入主动复位状态并经过设定的复位等待时间后，各SPAD单元经过状态转换过程10进入下一状态，即进入下一次稳态检测前的准备状态11。

由于SPAD阵列的主动复位会引起大的电流，FPGA芯片和SPAD单元的连接点处电位会出现振荡，因此在SPAD单元在主动复位状态保持预定时间(第三预定时间)后、进入下一个稳态检测状态之前需要在准备状态11先检测FPGA芯片和SPAD单元的连接点处的电位，即进入电位检测状态进行电位检测过程12，直至连接点处的电位稳定为一个固定值。然后进入下一个状态，即进入稳态检测状态(过程13)。

上述可知，本发明实施例利用FPGA芯片的双向IO端口、包含多个主动淬灭电路(如三态门电路)和数字逻辑控制单元的主动淬灭电路逻辑能够实现SPAD单元的主动淬灭、主动复位、时间可调的保持关断、SPAD单元的掩蔽和使能等。此外，通过引入反馈逻辑，可以快速淬灭雪崩电流或者抑制芯片间寄生电容间电荷共享现象，此外雪崩电流被淬灭的同时能够产生一个同步数字逻辑脉(如触发(Trigger)信号)，可用于后续对光子触发事件的进一步处理和分析。

图4和图5分别为N-on-P型和P-on-N型SPAD器件的主动淬灭电路的逻辑结构框图，图4和图5中交叉点27和37表示交叉线连接在一起，交叉点28和38表示交叉线未彼此连接。Cover 21和31、Status 22和32、Source 23和33、Mark 24和43为过程控制参量，其中，Cover21和31为Trigger端口输出控制量，Status 22和32为Trigger端口输出电平参考值，Source23和33为AQC端口输出电平参考值，Mark24和43为反馈回路的掩蔽控制量。当SPAD阵列处于不同工作状态时，需要分别设置四个控制参量的值，通过淬灭电路逻辑内部的反馈逻辑，进而可改变Trigger端口25/35和AQC端口(双向I/O端口)26/36的输出状态。其中，Trigger端口25/35输出的是同步数字逻辑脉冲，当雪崩电流被淬灭时，会产生一个同步高电平信号，即生成同步数字逻辑脉冲，作为光子触发事件的标志，AQC端口为双向I/O端口，与各SPAD单元直接连接。

图6和图7分别为N-on-P型和P-on-N型SPAD器件光子触发事件检测的工作时序图。图中CLK为主动淬灭逻辑的参考时钟，State表示四种工作状态(S_Steady为稳态检测状态，S_HoldOff为保持关断状态，S_Reset为复位状态，S_Complete为电位检测状态)，AQC为FPGA芯片的双向I/O端口信号，Trigger为FPGA芯片产生的同步数字逻辑信号。FPGA芯片的数字控制逻辑还采用了两个标志位：Trigger_Sig和IsIdle。Trigger_Sig用于判断SPAD单元是否进入保持关断状态，IsIdle用于判断SPAD单元是否从复位状态进入稳态检测状态。主动淬灭电路逻辑中还包括受控于四个控制参量(Source、Cover、Status和Mark)的两个中间参量：Enable(使能)参量和Feedback(反馈)参量，Enable参量用于控制三态门电路的输入和输出状态，Feedback参量是与AQC端的电平值相关的一个中间参量。在一次光子触发事件检测的四个工作状态(稳态检测状态、主动淬灭状态、保持关断状态和主动复位状态)中，通过控制Source、Cover、Status、Mark这4个控制参量来改变AQC端的状态和值，完成触发雪崩的检测、淬灭和复位过程。图中Feedback参量有一段不确定状态41和51，Feedback的值与此时AQC端的实际电平大小有关。

光子触发事件检测的工作过程如下：当SPAD器件处于稳态检测状态时，AQC端为高阻态，Trigger值为0。此时标志位Trigger_Sig等于！AQC(N-on-P型)或AQC(P-on-N型)，值为0，IsIdle的值也为0。两个中间参量Enable和Feedback的值均为0，四个控制参量Source、Cover、Status和Mark的值分别为0、1、1、1(N-on-P型)或1、1、1、1(P-on-N型)。由图6和图7可知，此时FPGA双向I/O端口为高阻态，读取端口节点处的电平，等待光子触发事件的检测。

当光子入射并触发雪崩，AQC端的电平降低(N-on-P型)或升高(P-on-N型)，当电平值越过I/O端口阈值(1.5V)时，主动淬灭电路逻辑感应到外部电平的变化，AQC端状态改变为输出状态，Trigger输出高电平。两个标志位Trigger_Sig值变为1，IsIdle值不变。两个中间变量Enable和Feedback的值均变为1。四个控制变量值不变，此时FPGA I/O端口输出一个低电平(N-on-P型)或高电平(P-on-N型)，使SPAD两端偏压低于击穿电压，雪崩被抑制。

在紧邻的下一个时钟周期内，进入保持关断状态，此时标志位Trigger_Sig的值被复位，直至下一次检测循环，此时控制参量Mark值设置为0，其他值均不变。

当保持关断状态的持续时间达到设定值后，进入复位状态，此时控制参量Source值设置为1(N-on-P型)或0(P-on-N型)，导致中间参量Feedback值变为0，AQC值变为1(N-on-P型)或0(P-on-N型)，此时FPGA I/O端口依旧为输出状态，SPAD器件两端电压高于击穿电压。

由于SPAD器件两端的电压发生突变，会产生一个大的电流，有可能在I/O端口处出现震荡现象，此时AQC端的电平处于不确定状态，需要设定一个标志位IsIdle来监测电平的变化，一旦AQC端电位稳定，为高电平(N-on-P型)或低电平(P-on-N型)，进入稳态检测状态。

此时Trigger端输出低电平，IsIdle标志位被复位，控制参量Source、Cover和Mark分别设置为0、1、1(N-on-P型)或1、1、1(P-on-N型)。至此，SPAD器件完成了一次完整的光子触发事件的检测，处于稳态检测状态，等待下一次光子触发事件的发生。

图8为电荷共享现象示意图，FPGA I/O端口通过监测连接端口处的电位变化来感应光子触发，以N-on-P型SPAD器件为例，当处于稳态检测状态下时，连接点电位为3.3V，由于FPGA I/O端口和SPAD单元都有较大寄生电容存在，此时两个电容之间存在电荷交换，从而导致电位的变化，当电位低于I/O端口的阈值1.5V时，会产生误触发。当系统处于稳态检测状态时，每隔一个固定时间间隔(一般小于5微秒)，通过I/O端口输出一个高电平(3.3V)，强制将AQC端口处的电位复位，从而避免误触发现象和由此现象导致的时间特性的恶化。对于P-on-N型SPAD器件，也会有电荷共享现象，工作机理与上述相同。

前述可知，本发明实施例中，光子触发事件发生后，连接点处电位逐渐升高并超过阈值，通过组合逻辑设计了一种反馈结构，可以快速淬灭雪崩电流，同时生成一个同步逻辑信号，整个过程不依赖于参考时钟。在无光子触发事件发生的情况下，主动淬灭电路逻辑的反馈逻辑通过向SPAD单元反馈一电平而抑制了寄生电容间电荷共享现象。

本发明实施例的FPGA芯片通过控制三态门电路和双向I/O端口的状态来控制SPAD器件检测光子触发事件，结合内部的主动淬灭电路逻辑实现对SPAD器件的主动淬灭、保持关断和主动复位等操作，淬灭的同时会产生一个同步脉冲，数字读出逻辑电路可以实现对电信号的后续处理和分析。采用上述叠层封装结构的SPAD阵列探测器，构造简单、成本较低且易于迭代升级。

本发明实施例的SPAD阵列探测器，以可编程数字逻辑器件替代专用集成电路来实现SPAD器件的淬灭电路，可以降低研发成本，缩短开发周期，适应性更好。同时引入反馈结构，当连接点处电压翻越阈值时能够及时淬灭，并生成同步逻辑脉冲信号，整个过程不依赖参考时钟，减少了对时序约束的要求。

此外，本发明实施例的SPAD阵列探测器采用叠层封装结构，减小了寄生电容，提高了探测最高计数率。由于淬灭电路在FPGA内部实现，增大了填充因子，进而提高了探测效率。裸芯片叠层封装后整个探测器的尺寸比原来相比减小了很多，结构更紧凑。

更进一步地，本发明在上述SPAD阵列探测器的基础上，进一步提供了一种SPAD阵列探测器的数模混合仿真模型建立方法，下面对该方法进行描述。在本发明实施例中，如图9的逻辑框图所示，首先分别建立淬灭电路的仿真模型、SPAD器件的仿真模型和FPGA芯片的双向I/O端口的仿真模型，然后基于建立的这些仿真模型来构建SPAD阵列探测器的数模混合仿真模型。

(一)淬灭电路仿真模型的建立

由于SPAD的淬灭电路在FPGA芯片内部实现，所以可以在FPGA芯片开发工具软件中导出淬灭电路对应的网表文件，网表文件中包含了淬灭电路的实际结构(如门级电路结构)和走线路径上的延时信息。由此，可在ADS仿真软件中参照网表文件，利用自带的数字逻辑元件库建立淬灭电路的仿真模型，来重现淬灭电路的实际结构。

如图9所示，在本发明实施例中，淬灭电路仿真模型的建立步骤包括：

(1)导出FPGA内部淬灭电路的网表文件；

(2)基于导出的网表文件，利用ADS仿真软件内置的数字逻辑元件建立主动淬灭电路的仿真模型。

这些数字逻辑元件本身和走线上包含的延时属性且数字逻辑元件和走线上的延时信息可以根据网表文件中的延时量手动设置，由此建立的淬灭电路仿真模型能够最大程度还原和模拟电路实际工作时的情况。

(二)SPAD器件仿真模型的建立

要建立SPAD器件的仿真模型，首先需要准确测量器件的I-V曲线和C-V曲线，提取器件的击穿电压、结电容、结电阻和寄生电容参数等信息，然后根据这些信息，利用Verilog-A语言建立SPAD器件的等效仿真模型。通过分析器件暗计数、后脉冲的物理机制，还可以模拟器件的暗计数、后脉冲和探测效率等统计学特性。

如图10所示，SPAD器件的Verilog-A模型可分为三部分：光脉冲支路、暗脉冲支路和后脉冲支路，其中由于光脉冲和暗脉冲都会引发后脉冲，所以只有光脉冲支路和暗脉冲支路是独立存在的，后脉冲支路依附于前两者。

首先，需要初始化参数，对于光脉冲支路，首先需要检测光子是否到来，在此处假设PDE(Photon Detection Efficiency，光子探测效率)为100％，不考虑雪崩触发概率、填充因子和量子效率的影响。光子通过一个脉宽为1ns的脉冲模拟，脉冲幅值高于1.5V表示有光子到达，在这里还需要满足一个条件，即此时器件处于稳态检测状态，否则该次光子触发事件被忽略。如果条件满足，会触发雪崩，雪崩电流会一直维持直至低于闭锁电流(约100μA)或被主动淬灭。产生光脉冲的同时，会更新下一次后脉冲发生时间。

对于后脉冲支路，当达到设定的后脉冲发生时间时，首先检测缺陷中心中是否含有载流子，如果有载流子，再检测SPAD器件的过偏压是否大于0。若条件满足，产生一个符合均匀分布的随机数，如果随机数小于此时的雪崩触发概率，产生后脉冲，同时更新下次后脉冲的发生时间。后脉冲会产生次级后脉冲，直至最后缺陷中心中没有载流子。

对于暗脉冲支路，首先判断此时过偏压是否大于0，若条件满足，产生符合均匀分布的随机数，如果随机数小于雪崩触发几率，会产生暗脉冲，同时更新下一次暗脉冲发生时间和后脉冲发生时间。

SPAD器件的仿真模型采用Verilo-A语言建立，不但能够模拟光子触发雪崩和主动淬灭过程，还能够模拟暗计数、后脉冲等统计学特性，相比于传统的SPICE建模方法，扩展性和适应性更好，易于移植，适用于大多数主流仿真平台。

(三)双向I/O端口仿真模型的建立

在本发明实施例中，在FPGA芯片的双向I/O端口与SPAD单元的接口采用I/O端口的IBIS仿真模型来代替传统的SPICE仿真模型，也即建立IBIS仿真模型作为双向I/O端口的仿真模型。

SPAD器件与FPGA芯片内部的淬灭电路的连接需要双向I/O端口，双向I/O端口的驱动能力、上升/下降时间和寄生参数都会直接影响SPAD器件的工作状态。FPGA芯片制造厂商一般都提供I/O端口的IBIS模型，用于信号完整性仿真。因此，本发明采用IBIS模型，在不影响模型实际性能的前提下，附加简单的逻辑，便可建立双向I/O端口的仿真模型。

IBIS模型是一种基于V/I曲线的对I/O BUFFER的快速准确的建模方法，能够反映芯片驱动和接受的电气特性，模型中包含了寄生参数、驱动源输出阻抗和上升/下降时间等信息，相比于传统的SPICE仿真语言，仿真速度更快。

IBIS模型是一种抽象化的行为级模型，与传统的Spice模型不同，它不会泄露芯片的内部构造，是一种基于电流-电压特性的针对I/O缓冲器的快速、准确的建模方法。一个标准的IBIS文件中常常包含以下信息：(1)驱动器上升沿和下降沿的V-T曲线，描述电平转换的速率；(2)驱动器上拉和下拉MOS管的I-V曲线，描述驱动能力；(3)上拉和下拉钳位二极管的I-V特性曲线；(4)I/O端口的固有电容；(5)芯片封装的RLC寄生参数。

图11为本发明一实施例中FPGA I/O端口等效模型的结构框图。如图11所示，ADS仿真平台含有一个IBIS模型导入接口，通过图11中接口IBIS_IO Cyclone4可导入FPGA芯片厂商提供的IBIS模型文件。图11中IBIS_IO Cyclone4即双向三态I/O端口的三态门部分，AQC为双向I/O端口的输出端，与外部的SPAD器件相连，Source为三态门的输出值，Enable_0为三态门的控制端，用于控制三态门的输入输出状态。由于导入的IBIS模型文件只能模拟双向三态I/O端口的输出状态、高阻态，无法读取I/O端口处的电平值，即无法模拟双向三态I/O端口的读取功能，所以还需要在AQC端连接一个输入缓冲器BUF_L_14，读取AQC端口处的电平值，并将该值反馈到主动淬灭逻辑中。

当Enable_0值为1时，双向三态I/O端口为输出状态，输出值由Source值决定，Source为1时向AQC端输出高电平，否则输出低电平。当Enable_0值为0时，双向三态I/O端口为高阻态，AQC端的电平通过输入缓冲器BUF_L_14读取，并反馈到主动淬灭电路逻辑中，此时三态门支路与AQC端近似为断开状态。

(4)SPAD阵列探测器的数模混合仿真模型的建立

本发明实施例中，基于建议的主动淬灭电路的仿真模型、I/O端口的IBIS仿真模型、SPAD器件的Verilog-A仿真模型，来构建出SPAD阵列探测器的数模混合仿真模型。

更具体地，可将构建的主动淬灭电路的仿真模型、I/O端口的IBIS仿真模型和SPAD器件的Verilog-A仿真模型这三个模型导入到ADS仿真软件中，来形成整个SPAD阵列探测器的仿真模型。

本发明建立的等效模型的仿真结果与实验结果吻合度高，证明了该模型的可靠性和准确性。

本发明实施例提出的仿真模型的参数提取和建立方法解决了目前对包含有FPGA和/或DSP等数字逻辑芯片的系统仿真的困难，尤其是仿真模型中引入了接口的IBIS模型，将芯片端口对外部负载的延迟时间、驱动能力等因素考虑其中，以往的仿真模型建立方法中对接口部分的处理很不完善，没有涉及上述因素。新的仿真模型建立方法能够更真实地模拟探测器的工作状态，灵活性和扩展性更强，适用于大多数主流仿真平台。

本发明中，针对一个实施方式描述和/或例示的特征，可以在一个或更多个其它实施方式中以相同方式或以类似方式使用，和/或与其他实施方式的特征相结合或代替其他实施方式的特征。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种主动淬灭型SPAD阵列探测器，其特征在于，该SPAD阵列探测器包括：

封装基板；

固定在所述封装基板上的FPGA芯片；以及

置于所述FPGA芯片上的SPAD器件，SPAD器件上包含多个SPAD单元组成的SPAD阵列；

其中，所述SPAD器件各单元与所述FPGA芯片之间以及所述FPGA芯片与所述封装基板之间通过引线键合实现电气连接；

所述FPGA芯片包括多个双向I/O端口和主动淬灭电路逻辑，所述主动淬灭电路逻辑包括多个主动淬灭电路和数字逻辑控制单元，所述SPAD器件上的每个SPAD单元与经所述FPGA芯片的一个双向I/O端口连接对应的主动淬灭电路，各主动淬灭电路连接所述数字逻辑控制单元，所述主动淬灭电路包括三态门电路，所述数字逻辑控制单元用于控制各SPAD单元的事件检测状态，使得所述事件检测状态至少包括四个状态：稳态检测状态、主动淬灭状态、保持关断状态和主动复位状态；其中：

在稳态检测状态下，如果在特定稳态持续时间内有光子到达SPAD单元，则对应的淬灭电路感应到光子触发后进入SPAD单元的主动淬灭状态，通过控制对应的双向I/O端口的电平改变SPAD单元的偏压来主动淬灭SPAD单元，并在主动淬灭SPAD单元后控制各SPAD单元进入所述保持关断状态；

在SPAD单元在保持关断状态达到第一预定时间后，所述数字逻辑控制单元控制SPAD单元进入所述主动复位状态。

2.根据权利要求1所述的SPAD阵列探测器，其特征在于，

如果在所述特定稳态持续时间内没有光子到达SPAD单元，所述主动淬灭电路周期性地通过对应的双向I/O端口输出一调节电平来调节SPAD器件与FPGA芯片连接点处的电位，以消除SPAD单元和FPGA芯片间寄生电容电荷共享。

3.根据权利要求1或2所述的SPAD阵列探测器，其特征在于，

在保持关断状态下，若所述FPGA芯片从外部接收到特定SPAD单元对应的掩蔽指令，则经由主动淬灭电路逻辑控制该特定SPAD单元继续保持关断状态达第二预定时间，在达到所述第二预定时间后，该特定SPAD单元进入所述主动复位状态；若所述FPGA芯片从外部接收到特定SPAD单元对应的使能指令，则经由主动淬灭电路逻辑控制该特定SPAD单元提前结束保持关断状态而进入所述主动复位状态。

所述第二预定时间与所述第一预定时间相同或不同。

4.根据权利要求1或2所述的SPAD阵列探测器，其特征在于，所述检测事件还包括：电位检测状态，在所述主动复位状态保持第三预定时间后，进入所述电位检测状态，以在SPAD单元和相应主动淬灭电路连接点处的电位，在所述连接点处的电位稳定后进一步进入所述稳态检测状态。

5.根据权利要求1所述的SPAD阵列探测器，其特征在于，集成在一起的封装基板、FPGA芯片和SPAD阵列由透明的环氧树脂所封装，或者利用不透明的塑封胶结合透明玻璃窗口进行封装，以将透明玻璃窗口作为光探测区域进行光子探测。

6.根据权利要求1所述的SPAD阵列探测器，其特征在于，

所述数字逻辑控制单元通过输入至所述主动淬灭电路的多个状态控制信号来控制主动淬灭电路内部的反馈逻辑，以改变所述主动淬灭电路的双向I/O端口和同步数字逻辑信号输出端口的输出状态，由此控制各SPAD单元的光子检测。

7.根据权利要求5所述的SPAD阵列探测器，其特征在于，

各I/O端口之间以及所述FPGA芯片的各I/O端口和配置引脚对应的焊盘与所述封装基板上的焊盘通过引线键合方式电气连接。

8.根据权利要求7所述的SPAD阵列探测器，其特征在于，

FPGA芯片放置在封装基板正面中心，SPAD器件叠放在FPGA芯片上，SPAD器件的各SPAD单元的焊盘与FPGA芯片的各I/O端口的焊盘通过引线键合方式连接，与FPGA芯片和SPAD器件的相应焊盘对应的金丝压焊第二焊盘位于封装基板正面，金丝压焊第二焊盘通过封装基板上的过孔连接到封装基板背面的引脚焊盘上；封装基板正面正中央为接地焊盘。

9.一种利用如权利要求1-8中任意一项所述的主动淬灭型SPAD阵列探测器的仿真模型建立方法，所述方法包括以下步骤：

SPAD器件仿真模型建立步骤：通过裸SPAD器件的静态I-V曲线和动态C-V曲线提取SPAD器件的结电容和结电阻，并采用Verilo-A语言建立SPAD器件的仿真模型；

淬灭电路仿真模型建立步骤：导出FPGA内部淬灭电路的网表文件，并基于导出的网表文件，利用ADS仿真软件内置的数字逻辑元件建立主动淬灭电路的仿真模型；

双向I/O端口仿真模型建立步骤：在所述FPGA芯片的双向I/O端口与SPAD单元的接口采用IBIS仿真模型作为双向I/O端口的仿真模型；

基于所述主动淬灭电路的仿真模型、所述I/O端口的IBIS仿真模型、SPAD器件的Verilog-A仿真模型，在ADS仿真软件平台构建出所述SPAD阵列探测器的数模混合仿真模型。

10.根据权利要求9所述的方法，其特征在于，

所述网表文件包含对应的门级电路结构和传输线上的延时量信息；

所述方法还包括：根据网表文件中的延时量手动设置各数字逻辑元件和走线上的延时信息。

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