CN114005745A - 一种栅极结构及其制造方法、半导体器件、芯片 - Google Patents

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Abstract

本公开提供了一种栅极结构及其制造方法、半导体器件、芯片，该方法包括：提供半导体基底，半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层；通过化学气相沉积工艺在第二导电层上形成硅化钨层，化学气相沉积工艺采用的温度的取值区间为400℃‑600℃；对硅化钨层、第二导电层、诱电层、第一导电层和栅极绝缘层刻蚀，形成多个相互间隔的栅极结构。本公开中化学气相沉积工艺的温度在400℃‑600℃之间，相对较低，能使得形成的硅化钨层的表面平整，使硅化钨层表面各处对刻蚀的应力程度相同，避免在硅化钨层的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，减少硅化钨残留诱发栅极桥接的情况，提高器件的产品良率。

Description

一种栅极结构及其制造方法、半导体器件、芯片
技术领域
本公开涉及半导体器件技术领域，更为具体来说，本公开涉及一种栅极结构及其制造方法、半导体器件、芯片。
背景技术
目前包含金属栅的半导体元件中，金属栅通常包括硅化钨层。当前相关技术制造的硅化钨层的表面形态不够平整，导致在图案化过程中硅化钨层的晶界表面会发生不易刻蚀的现象，容易造成硅化钨残留。在采用这样的半导体元件制造的存储单元中，这些残留会诱发栅极的桥接缺陷，严重影响器件的产品质量。
发明内容
为解决现有的栅极结构存在的问题，本公开提供了一种栅极结构及其制造方法、半导体器件、芯片，在温度400℃-600℃下采用化学气相沉积工艺形成硅化钨层，形成的硅化钨层的表面平整，大大减少了刻蚀造成的硅化钨残留，减少了栅极的桥接缺陷，提高了器件的产品良率。
根据一个或多个实施例，一种栅极结构的制造方法，包括：
提供半导体基底，所述半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层；通过化学气相沉积工艺在所述第二导电层上形成硅化钨层，所述化学气相沉积工艺采用的温度的取值区间为400℃-600℃；对所述硅化钨层、所述第二导电层、所述诱电层、所述第一导电层和所述栅极绝缘层进行刻蚀，形成多个相互间隔的栅极结构。
根据一个或多个实施例，一种上述方法制造的栅极结构，包括：依次排列的半导体基底、栅极绝缘层、浮栅、诱电层和控制栅；所述控制栅包括第二导电层和硅化钨层，所述硅化钨层是采用化学气相沉积工艺在400℃-600℃的温度下形成的。
根据一个或多个实施例，一种半导体器件，包括上述的栅极结构。
根据一个或多个实施例，一种芯片，包括上述的半导体器件。
本公开的有益效果为：
本公开实施例形成硅化钨层所采用的化学气相沉积工艺的温度在400℃-600℃之间，温度相对较低，能够使得形成的硅化钨层的表面平整，大大减少了相关技术中硅化钨层表面存在的凸起或凹陷，使得硅化钨层表面各处对刻蚀的应力程度相同，避免在硅化钨层的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了器件的产品良率。
进一步地，在刻蚀过程中对半导体基底进行一定量的过度刻蚀，确保相邻的栅极结构之间不会存在硅化钨残留，避免因硅化钨残留导致栅极桥接的缺陷。
附图说明
图1为本公开一些实施例中栅极绝缘层和第一导电层的示意图。
图2为在图1所示的结构中形成第一掩模图案的示意图。
图3为以第一掩模图案为掩模对图2所示的结构进行刻蚀得到的浮栅结构的示意图。
图4为在图3所示的结构中形成栅极隔离层的示意图。
图5为在图4所示的结构中形成诱电层的示意图。
图6为在图5所示的结构中形成第二导电层的示意图。
图7为在图6所示的结构中形成硅化钨层的示意图。
图8为在图7所示的结构中形成第二掩模图案的示意图。
图9为以第二掩模图案为掩模对图8所示的结构进行刻蚀得到的栅极结构的示意图。
上述附图中各标号所代表的含义如下所示：
101、半导体基底；102、栅极绝缘层；103、第一导电层；104、第一掩模图案；105、浮栅结构；106、凹槽；107、栅极隔离层；108、诱电层；109第二导电层；110、硅化钨层；111、第二掩模图案；112、栅极结构；113、控制栅；114、浮栅。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本公开实施例提供了一种栅极结构的制造方法，在该方法中，首先提供半导体基底，半导体基底101例如可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。
如图1所示，在半导体基底101上形成栅极绝缘层102，然后在栅极绝缘层102上形成第一导电层103。栅极绝缘层102的材料可以是氧化硅。第一导电层103的材料可以是掺杂了硼或铟等P型元素的多晶硅，也可以为掺杂了磷或砷等N型材料的多晶硅。
如图2所示，在第一导电层103上形成沿第一方向延伸的第一掩模图案104。以第一掩模图案104为掩模依次刻蚀第一导电层103、栅极绝缘层102和半导体基底101，以形成多个相互间隔的浮栅结构105，如图3所示。该刻蚀操作在任意相邻的两个浮栅结构105之间的半导体基底101上形成了凹槽106，如图4所示，在任意相邻的两个浮栅结构105之间的半导体基底101中的凹槽106内填充绝缘材料形成栅极隔离层107。完成上述刻蚀操作之后去除第一掩模图案104。
如图5所示，在每个栅极隔离层107和每个浮栅结构105包括的第一导电层103上形成诱电层108。如图6所示，在诱电层上形成第二导电层109。其中，诱电层108可以为ONO(氧化物-氮化物-氧化物)膜层。第二导电层109的材料可以与第一导电层103的材料相同，第二导电层109和第一导电层103的材料可以均是掺杂了硼或铟等P型元素的多晶硅，第二导电层109和第一导电层103的材料也可以均为掺杂了磷或砷等N型材料的多晶硅。
如图7所示，通过化学气相沉积工艺在第二导电层109上形成硅化钨层110，化学气相沉积工艺采用的温度的取值区间为400℃-600℃，采用的压力的取值区间为0.3-1.5Torr，采用的硅源包含甲硅烷(SiH4)及二氯氢硅(SiH2Cl2)，采用的钨源包含六氟化钨(WF6)。
本公开实施例可以在温度400℃下采用化学气相沉积工艺形成硅化钨层110。或者，可以在温度450℃下采用化学气相沉积工艺形成硅化钨层110。或者，可以在温度500℃下采用化学气相沉积工艺形成硅化钨层110。或者，可以在温度550℃下采用化学气相沉积工艺形成硅化钨层110。或者，可以在温度600℃下采用化学气相沉积工艺形成硅化钨层110。除在此列举的温度取值之外，制造硅化钨层110所采用的化学气相沉积工艺还可以使用温度区间400℃-600℃中的任一温度值。由于本公开实施例中化学气相沉积工艺所采用的温度小于或等于600℃，温度相对较低，形成的硅化钨层110的表面平整。
本公开实施例中，可以采用化学气相沉积工艺在0.3Torr、0.5Torr、0.8Torr、1Torr、1.3Torr或1.5Torr的压力下形成硅化钨层110。除在此列举的压力取值之外，制造硅化钨层110所采用的化学气相沉积工艺还可以使用压力区间0.3-1.5Torr中的任一压力值。
作为一种示例，本公开实施例可以在温度400℃及压力0.3Torr下，使用包含甲硅烷及二氯氢硅的硅源及包含六氟化钨的钨源，通过化学气相沉积工艺在第二导电层109上形成硅化钨层110。作为另一种示例，本公开实施例可以在温度450℃及压力1Torr下，使用包含甲硅烷及二氯氢硅的硅源及包含六氟化钨的钨源，通过化学气相沉积工艺在第二导电层109上形成硅化钨层110。作为又一种示例，本公开实施例可以在温度500℃及压力1.5Torr下，使用包含甲硅烷及二氯氢硅的硅源及包含六氟化钨的钨源，通过化学气相沉积工艺在第二导电层109上形成硅化钨层110。本公开实施例中化学气相沉积工艺所采用的温度及压力，可以是温度区间400℃-600℃中的任一温度值与压力区间0.3-1.5Torr中的任一压力值的组合。
本公开实施例采用温度相对较低的化学气相沉积工艺形成硅化钨层110，形成的硅化钨层110的表面平整，大大减少了相关技术中硅化钨层110表面存在的凸起或凹陷，使得硅化钨层110表面各处对刻蚀的应力程度相同，避免在硅化钨层110的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了器件的产品良率。
通过上述工艺在第二导电层109上形成硅化钨层110之后，如图8所示，在硅化钨层110上形成第二掩模图案111，第二掩模图案111是沿与第一方向交叉的第二方向延伸的，第一方向为第一掩模图案104的延伸方向。如图9所示，以第二掩模图案111为掩模依次刻蚀硅化钨层110、第二导电层109、诱电层108、第一导电层103和栅极绝缘层102，形成多个相互间隔的栅极结构112。在该栅极结构112中，硅化钨层110和第二导电层109形成控制栅113，第一导电层103形成浮栅114。
为了进一步减少栅极桥接的现象出现，本公开实施例还以第二掩模图案111为掩模刻蚀所述半导体基底101，以在任意相邻的两个栅极结构112之间的半导体基底101上形成凹陷，如图9所示。完成上述刻蚀操作后去除第二掩模图案111。该凹陷的高度为整个半导体结构高度的10％-20％。整个半导体结构的高度为硅化钨层110的表面至半导体基底101的底面之间的垂直高度。由于通过化学气相沉积工艺采用温度在400℃-600℃形成的硅化钨层110的表面特性很好，所以即便对半导体基底101进行过度刻蚀，也仅需刻蚀整个半导体结构高度的10％-20％，即可避免栅极桥接的缺陷，刻蚀量小，能够避免过量的过度刻蚀导致栅极结构112倾斜的问题。
在本公开实施例中，形成硅化钨层110所采用的化学气相沉积工艺的温度在400℃-600℃之间，温度相对较低，能够使得形成的硅化钨层110的表面平整，大大减少了相关技术中硅化钨层110表面存在的凸起或凹陷，使得硅化钨层110表面各处对刻蚀的应力程度相同，避免在硅化钨层110的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了器件的产品良率。进一步地，在刻蚀过程中对半导体基底101进行一定量的过度刻蚀，确保相邻的栅极结构112之间不会存在硅化钨残留，避免因硅化钨残留导致栅极桥接的缺陷。
本公开实施例提供了一种上述任一实施例的制造方法所制造的栅极结构，如图9所示，该栅极结构112包括：依次排列的半导体基底101、栅极绝缘层102、浮栅114、诱电层108和控制栅113。其中，控制栅113包括第二导电层109和硅化钨层110，硅化钨层110是采用化学气相沉积工艺在400℃-600℃的温度下形成的。化学气相沉积工艺所采用的压力的取值区间为0.3-1.5Torr，采用的硅源包含甲硅烷(SiH4)及二氯氢硅(SiH2Cl2)，采用的钨源包含六氟化钨(WF6)。
半导体基底101上形成有多个相互间隔的栅极结构112；任意相邻的两个栅极结构112之间的半导体衬底的表面形成有凹陷。该凹陷的高度为整个半导体结构高度的10％-20％。整个半导体结构的高度为硅化钨层110的表面至半导体基底101的底面之间的垂直高度。
在本公开实施例中，栅极结构112包括的各层的位置关系及所采用的材料均可参考上述栅极结构112的制造方法的实施例中记载的相关内容，在此不再赘述。
本公开实施例形成硅化钨层110所采用的化学气相沉积工艺的温度在400℃-600℃之间，温度相对较低，能够使得形成的硅化钨层110的表面平整，大大减少了相关技术中硅化钨层110表面存在的凸起或凹陷，使得硅化钨层110表面各处对刻蚀的应力程度相同，避免在硅化钨层110的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了器件的产品良率。进一步地，在刻蚀过程中对半导体基底101进行一定量的过度刻蚀，确保相邻的栅极结构112之间不会存在硅化钨残留，避免因硅化钨残留导致栅极桥接的缺陷。
本公开实施例提供了一种半导体器件，该半导体器件包括上述任一实施例的栅极结构112。该半导体器件可以N型晶体管、P型晶体管、存储单元等。
栅极结构112的结构组成及各组成部分所采用的材料均可参考上述栅极结构112的制造方法的实施例中记载的相关内容，在此不再赘述。
在本公开实施例中，半导体器件包括的栅极结构112中，形成硅化钨层110所采用的化学气相沉积工艺的温度在400℃-600℃之间，温度相对较低，能够使得形成的硅化钨层110的表面平整，大大减少了相关技术中硅化钨层110表面存在的凸起或凹陷，使得硅化钨层110表面各处对刻蚀的应力程度相同，避免在硅化钨层110的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了半导体器件的产品良率。进一步地，在刻蚀过程中对半导体基底101进行一定量的过度刻蚀，确保相邻的栅极结构112之间不会存在硅化钨残留，避免因硅化钨残留导致栅极桥接的缺陷。
本公开实施例提供了一种芯片，该芯片包括上述任一实施例的半导体器件。该芯片可以为快闪存储器件、平面存储器件等。
该芯片包括的栅极结构112中，形成硅化钨层110所采用的化学气相沉积工艺的温度在400℃-600℃之间，温度相对较低，能够使得形成的硅化钨层110的表面平整，大大减少了相关技术中硅化钨层110表面存在的凸起或凹陷，使得硅化钨层110表面各处对刻蚀的应力程度相同，避免在硅化钨层110的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了芯片的产品良率。进一步地，在刻蚀过程中对半导体基底101进行一定量的过度刻蚀，确保相邻的栅极结构112之间不会存在硅化钨残留，避免因硅化钨残留导致栅极桥接的缺陷。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种栅极结构的制造方法，其特征在于，包括：
提供半导体基底，所述半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层；
通过化学气相沉积工艺在所述第二导电层上形成硅化钨层，所述化学气相沉积工艺采用的温度的取值区间为400℃-600℃；
对所述硅化钨层、所述第二导电层、所述诱电层、所述第一导电层和所述栅极绝缘层进行刻蚀，形成多个相互间隔的栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述化学气相沉积工艺采用的压力的取值区间为0.3-1.5Torr。
3.根据权利要求1所述的方法，其特征在于，所述化学气相沉积工艺采用的硅源包含甲硅烷及二氯氢硅，所述化学气相沉积工艺采用的钨源包含六氟化钨。
4.根据权利要求1所述的方法，其特征在于，所述提供半导体基底，所述半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层，包括：
提供半导体基底，在所述半导体基底上依次形成栅极绝缘层和第一导电层；
在所述第一导电层上形成第一掩模图案；
以所述第一掩模图案为掩模刻蚀所述第一导电层、所述栅极绝缘层和所述半导体基底，以形成多个相互间隔的浮栅结构；
在任意相邻的两个浮栅结构之间的半导体基底中的凹槽内形成栅极隔离层；
在每个栅极隔离层和每个浮栅结构包括的第一导电层上依次形成诱电层和第二导电层。
5.根据权利要求4所述的方法，其特征在于，所述对所述硅化钨层、所述第二导电层、所述诱电层、所述第一导电层和所述栅极绝缘层进行刻蚀，形成包含控制栅和浮栅的栅极结构，包括：
在所述硅化钨层上形成第二掩模图案，所述第二掩模图案是沿与第一方向交叉的第二方向延伸的，所述第一方向为所述第一掩模图案的延伸方向；
以所述第二掩模图案为掩模依次刻蚀所述硅化钨层、所述第二导电层、所述诱电层、所述第一导电层和所述栅极绝缘层，形成多个相互间隔的栅极结构。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
以所述第二掩模图案为掩模刻蚀所述半导体基底，以在任意相邻的两个栅极结构之间的半导体基底上形成凹陷，所述凹陷的高度为所述硅化钨层的表面至所述半导体基底的底面的垂直高度的10％-20％。
7.一种权利要求1-6任一项所述的方法制造的栅极结构，其特征在于，包括：依次排列的半导体基底、栅极绝缘层、浮栅、诱电层和控制栅；
所述控制栅包括第二导电层和硅化钨层，所述硅化钨层是采用化学气相沉积工艺在400℃-600℃的温度下形成的。
8.根据权利要求7所述的栅极结构，其特征在于，所述半导体基底上形成有多个相互间隔的所述栅极结构；
任意相邻的两个栅极结构之间的所述半导体衬底的表面形成有凹陷。
9.一种半导体器件，其特征在于：包括权利要求7或8所述的栅极结构。
10.一种芯片，其特征在于：包括权利要求9所述的半导体器件。
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