CN114004343B - 基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置 - Google Patents

基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置 Download PDF

Info

Publication number
CN114004343B
CN114004343B CN202111663000.6A CN202111663000A CN114004343B CN 114004343 B CN114004343 B CN 114004343B CN 202111663000 A CN202111663000 A CN 202111663000A CN 114004343 B CN114004343 B CN 114004343B
Authority
CN
China
Prior art keywords
neuron
neural network
memristor
pulse
neurons
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111663000.6A
Other languages
English (en)
Other versions
CN114004343A (zh
Inventor
高丽丽
时拓
张程高
顾子熙
王志斌
李一琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Lab
Original Assignee
Zhejiang Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Lab filed Critical Zhejiang Lab
Priority to CN202111663000.6A priority Critical patent/CN114004343B/zh
Publication of CN114004343A publication Critical patent/CN114004343A/zh
Application granted granted Critical
Publication of CN114004343B publication Critical patent/CN114004343B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q10/00—Administration; Management
    • G06Q10/04—Forecasting or optimisation specially adapted for administrative or management purposes, e.g. linear programming or "cutting stock problem"
    • G06Q10/047—Optimisation of routes or paths, e.g. travelling salesman problem

Abstract

本发明公开了基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置，首先将加权图的边和顶点直接映射到基于忆阻器的脉冲耦合神经网络上的突触和神经元，通过记录神经元的激活时间和给定神经元的连通性，以高度并行的脉冲传播，获得从起始神经元到所有其他神经元的最短路径。本发明提出的基于忆阻器的脉冲耦合神经网络，充分利用了忆阻器物理特性的高度并行性，以较低的时间复杂度和空间复杂度实现了最短路径的获取。并且在八顶点加权图中获得100%的路径最优性，能耗低至0.33μJ。

Description

基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置
技术领域
本发明涉及非易失性存储器技术领域，尤其是涉及一种基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置，应用于图计算中的最短路径问题求解。
背景技术
图是一种重要的数据结构，它能充分表达自然界中事物的联系和依赖属性，所以 图计算在计算机领域中广泛应用。最短路径问题是图计算中的一个经典的问题，即在一个 给定的图的顶点之间找到一条最短的路径。很多问题可以通过最短路径方法得到高效的解 决，如路径规划，信号通路，药物研发等。求解最短路径问题的传统算法，如迪杰斯特拉算法 采用复杂的数据结构，弗洛伊德算法，有较高的时间复杂度
Figure 523235DEST_PATH_IMAGE001
而且这两种经典算法都 是顺序执行的，对于大规模数据的实时应用，时间和能源消耗较大。脉冲耦合神经网络是一 种新型的无监督神经网络，具有并行性和横向特性。然而冯诺伊曼机是按顺序执行指令的， 与脉冲耦合神经网络算法的并行性不匹配。虽然基于传统硅基半导体技术的脉冲耦合神经 网络专用集成电路芯片面积小，能耗低，但是仍然缺乏一种基于新型器件的脉冲耦合神经 网络硬件。
发明内容
为解决现有技术的不足，利用忆阻器的固有特性，实现降低能耗，高并行性的目的，本发明采用如下的技术方案：
基于忆阻器脉冲耦合神经网络的最短路径获取方法，包括如下步骤：
S1，构建顶点及顶点间路径权值的加权图；
S2，构建忆阻器脉冲耦合神经网络，神经网络包括一组神经元，神经元包括感受域、调制域和脉冲生成器，感受域包括连接部分和输入部分，连接部分设有一组与相邻的神经元连接的突触，输入部分接收神经网络的外部输入，调制域将连接部分和输入部分的输出进行调节，形成神经元的内部活动，脉冲生成器在内部活动达到设定的阈值时，激活神经元；
S3，将加权图映射到忆阻器脉冲耦合神经网络，加权图中的顶点映射为忆阻器脉冲耦合神经网络上的神经元，路径权值映射为忆阻器脉冲耦合神经网络上的突触；与现有的其他脉冲耦合神经网络硬件相比，结合了忆阻器的特性，具有更低的能耗和高度的并行性；
S4，通过忆阻器脉冲耦合神经网络，获取起始顶点到其他顶点的最短路径，向起始顶点对应的神经元输入脉冲信号，将其激活后，信号传输给相邻顶点对应的神经元，神经元的突触对应的路径权值不同，使得相邻顶点对应的神经元具有不同的激活时间，突触对应的路径权值最小的顶点，其对应的神经元将先被激活，通过神经元的激活时间及该神经元被激活时其对应顶点的前驱顶点，得到从起始顶点到其他顶点的最短路径。
进一步地，忆阻器脉冲耦合神经网络采用水平交叉忆阻器阵列，每一列上连接的神经元电路，代表忆阻器脉冲耦合神经网络的一个神经元，神经元电路包括一组基于阈值转变的忆阻器（threshold switching memristor，TSM），代表忆阻器脉冲耦合神经网络的突触。
进一步地，忆阻器脉冲耦合神经网络包括突触权重阵列、电流转电压器件、神经元电路和数字控制电路，向起始顶点对应的神经元电路输入电压脉冲信号，起始顶点对应的神经元电路被激活，经过起始顶点对应的神经元电路的电压和电导相乘后，形成电流，通过电流转电压器件，将每行电流转化为电压信号，数字控制电路控制连接，使神经元电路放电，并输出电压脉冲信号，电压脉冲信号输入到突触权重阵列中与起始顶点相邻的神经元电路中，以此类推，直到所有神经元电路被激活。
进一步地，输入电压脉冲信号的幅值固定，将路径权值映射为忆阻器的电阻，由于电压幅值固定了，对于电阻较小（电导较大）的忆阻器，通过的电流也大，再经电流-电压转换后，转换的电压也大，大电压激活神经元的时间较短，因此能够更快的发出电压脉冲信号给后续的神经元，而路径权值较小，对应的路径越短，两顶点间所用时间更短，因此与忆阻器电阻正好成正比。
进一步地，突触集成在一晶体管一阻变器件1T1R的结构中。
进一步地，设定终止顶点，通过S4，获取从起始顶点到终止顶点的最短路径。
进一步地，S2中，将当前神经元与其他神经元的连接权值作为突触权值，再将突触权值以及与其对应的其他神经元上一时刻的输出，作为连接部分的输入，连接部分将突触权值以及与其对应的其他神经元上一时刻的输出相乘，并将所有相乘结果累加后输出。
进一步地，S2中的调制域将连接部分和输入部分的输出相加，形成神经元的内部活动。
进一步地，S2中的阈值是阈值衰减因子和当前神经元上一时刻的阈值的乘积，与电压值和当前神经元上一时刻输出的乘积之和，当内部活动大于阈值时，神经元被激活，否则不激活。
基于忆阻器脉冲耦合神经网络的最短路径获取装置，包括一个或多个处理器，用于实现基于忆阻器脉冲耦合神经网络的最短路径获取方法。
本发明的优势和有益效果在于：
本发明的基于忆阻器脉冲耦合神经网络的最短路径获取方法及系统，基于器件和算法协同设计的思想，从忆阻器的物理特性出发，与现有的其他脉冲耦合神经网络硬件相比，结合了忆阻器的特性，具有更低的能耗和高度的并行性。与传统的最短路径问题求解算法相比，具有最低的时间复杂度O(V·S)，和最低的空间复杂度O(S)，其中V表示权重图中顶点的数量，S表示一对顶点之间最远的长度。
附图说明
图1是本发明的方法流程图。
图2a是本发明中获取的杭州市地图。
图2b是本发明中基于杭州市地图构建的加权图。
图3是本发明中基于忆阻器脉冲耦合神经网络示意图。
图4是本发明中基于忆阻器交叉阵列和TSM神经元的忆阻器脉冲耦合神经网络示意图。
图5是本发明中忆阻器交叉阵列映射结果图。
图6是本发明中在3.5V电压脉冲、10 KΩ负载电阻下，TSM神经元的LIF示意图。
图7是本发明中TiN/TaOx/HfO2/TiN阵列单元的I-V特性示意图。
图8是本发明中通过忆阻器耦合神经网络求解最短路径结果图。
图9是本发明中寻找从起点A到终点H的最短路径过程示意图。
图10是本发明的基于忆阻器脉冲耦合神经网络的最短路径获取装置的结构图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图1所示，一种基于忆阻器脉冲耦合神经网络的最短路径获取方法，包括如下步骤：
步骤S1、构建顶点及顶点间路径的加权图，例如：从电子地图上获取杭州市的地图，如图2a所示，选取地图上的8个路标以及路标之间的距离构成一个加权图，如图2b所示。其中A表示人工智能小镇，B表示文一西路与运溪路交叉口，C表示余杭塘路与运溪路交叉口，D表示余杭塘路与蒋墩路交叉口，E表示文一西路与崇仁路交叉口，F表示浙江工商大学，G表示石桥路与德胜快速路交叉口，H表示杭州客运中心站。起点为人工智能小镇，终点为杭州客运中心站。
步骤S2、构建忆阻器脉冲耦合神经网络，神经网络包括一组神经元，神经元包括感受域、调制域和脉冲生成器，感受域包括连接部分和输入部分，连接部分设有一组与相邻的神经元连接的突触，输入部分接收神经网络的外部输入，调制域将连接部分和输入部分的输出进行调节，形成神经元的内部活动，脉冲生成器在内部活动达到设定的阈值时，激活神经元。
将当前神经元与其他神经元的连接权值作为突触权值，再将突触权值以及与其对应的其他神经元上一时刻的输出，作为连接部分的输入，连接部分将突触权值以及与其对应的其他神经元上一时刻的输出相乘，并将所有相乘结果累加后输出。
调制域将连接部分和输入部分的输出相加，形成神经元的内部活动。
阈值是阈值衰减因子和当前神经元上一时刻的阈值的乘积，与电压值和当前神经元上一时刻输出的乘积之和，当内部活动大于阈值时，神经元被激活，否则不激活。
如图3所示，忆阻器脉冲耦合神经网络由感受域、调制域和脉冲生成器组成。一个 神经元的感受域由连接部分和输入部分组成。连接部分的突触与相邻的神经元相连，输入 部分接收网络的外部输入。在n时刻，神经元i的连接部分的输出
Figure 378059DEST_PATH_IMAGE002
如公式（1）所示：
Figure 141485DEST_PATH_IMAGE003
（1）
其中，
Figure 5535DEST_PATH_IMAGE004
表示神经元k与神经元i的连接权值，
Figure 288749DEST_PATH_IMAGE005
表示神经元k在
Figure 580053DEST_PATH_IMAGE006
时 刻的输出，N表示与神经元i相邻的神经元的个数。在n时刻，神经元i输入部分的输出
Figure 87168DEST_PATH_IMAGE007
如公式（2）所示：
Figure 754910DEST_PATH_IMAGE008
（2）
其中，S ij’ 表示外部输入。
这两个区域被调节形成神经元的内部活动
Figure 95893DEST_PATH_IMAGE009
，调节方法如公式（3）所示：
Figure 807366DEST_PATH_IMAGE010
（3）
当内部活动达到所设定的阈值
Figure 30536DEST_PATH_IMAGE011
，神经元将被激活。
Figure 501969DEST_PATH_IMAGE011
的计算方法如公式 （4）所示：
Figure 494196DEST_PATH_IMAGE012
（4）
其中，
Figure 143614DEST_PATH_IMAGE013
表示神经元i在
Figure 854081DEST_PATH_IMAGE006
时刻的输出，
Figure 598046DEST_PATH_IMAGE014
表示神经元i在
Figure 162889DEST_PATH_IMAGE006
时刻的阈值，
Figure 966897DEST_PATH_IMAGE015
表示电压值，是一个超参数，可调节。
Figure 430239DEST_PATH_IMAGE016
表示衰减因子，e表示指数函数，
Figure 977895DEST_PATH_IMAGE017
表示阈值
Figure 692517DEST_PATH_IMAGE011
的衰减系数。
激活函数如公式（5）所示：
Figure 933005DEST_PATH_IMAGE018
（5）
其中，
Figure 555748DEST_PATH_IMAGE019
表示神经元i的输出，值为1时，该神经元将被激活。
步骤S3、将加权图映射到忆阻器脉冲耦合神经网络，加权图中的顶点映射为忆阻器脉冲耦合神经网络上的神经元，路径权值映射为忆阻器脉冲耦合神经网络上的突触。
忆阻器脉冲耦合神经网络采用水平交叉忆阻器阵列，每一列上连接的神经元电路，代表忆阻器脉冲耦合神经网络的一个神经元，神经元电路包括一组基于阈值转变的忆阻器，代表忆阻器脉冲耦合神经网络的突触。
忆阻器脉冲耦合神经网络采用水平交叉忆阻器阵列，每一列上连接的神经元电路，代表忆阻器脉冲耦合神经网络的一个神经元，神经元电路包括一组基于阈值转变的忆阻器，代表忆阻器脉冲耦合神经网络的突触。
忆阻器脉冲耦合神经网络包括突触权重阵列、电流转电压器件、神经元电路和数字控制电路，向起始顶点对应的神经元电路输入电压脉冲信号，起始顶点对应的神经元电路被激活，经过起始顶点对应的神经元电路的电压和电导相乘后，形成电流，通过电流转电压器件，将每行电流转化为电压信号，数字控制电路控制连接，使神经元电路放电，并输出电压脉冲信号，电压脉冲信号输入到突触权重阵列中与起始顶点相邻的神经元电路中，以此类推，直到所有神经元电路被激活。
输入电压脉冲信号的幅值固定，将路径权值映射为忆阻器的电阻，由于电压幅值固定了，对于电阻较小（电导较大）的忆阻器，通过的电流也大，再经电流-电压转换后，转换的电压也大，大电压激活神经元的时间较短，因此能够更快的发出电压脉冲信号给后续的神经元，而路径权值较小，对应的路径越短，两顶点间所用时间更短，因此与忆阻器电阻正好成正比。
突触集成在一晶体管一阻变器件1T1R的结构中。
如图4所示，加权图中的顶点映射为忆阻器脉冲耦合神经网络上的神经元，权值映射为忆阻器脉冲耦合神经网络上的突触。
具体到水平交叉忆阻器阵列（忆阻器脉冲耦合神经网络）上，每一列上连接一个基于阈值转变忆阻器（threshold switching memristor，TSM）的神经元电路，代表脉冲耦合神经网络的一个神经元，该列上的忆阻器是与脉冲耦合神经网络神经元相连的突触。
图5展示了将加权图中的权值映射到忆阻器交叉阵列上的结果，采用8列作为神经元，每列最多连接8个突触器件。
TSM神经元的激活行为如图6所示。其中，突触的具体介绍如下：本发明中的突触器件集成在180nm技术的1T1R（一晶体管一阻变器件）结构中。图7为一个阵列单元的TEM（Transmission Electron Microscope，透射电子显微镜）图像，阵列大小是32×32。底部电极(TiN at HfO2/TiN)接地。1R1T单元的I-V曲线显示了在SET和RESET的开关电压分别是1V和-2V。
步骤S4、通过忆阻器脉冲耦合神经网络，获取起始顶点到其他顶点的最短路径，向起始顶点对应的神经元输入脉冲信号，将其激活后，信号传输给相邻顶点对应的神经元，神经元的突触对应的路径权值不同，使得相邻顶点对应的神经元具有不同的激活时间，突触对应的路径权值最小的顶点，其对应的神经元将先被激活，通过神经元的激活时间及该神经元被激活时其对应顶点的前驱顶点，得到从起始顶点到其他顶点的最短路径。
进一步地，设定终止顶点，通过S4，获取从起始顶点到终止顶点的最短路径。
具体地，首先给起点神经元一个电压脉冲为0.2V、100ns的输入信号，起点神经元被激活。经过起点神经元的电压和电导相乘后形成电流（欧姆定律），通过图4将每行电流转化为电压信号传输给相邻的神经元。由于神经元之间突触权重的不同，且输入电压幅值为固定的0.2V，因此突触权重（电导）较大的突触通过的电流较大，经过电流-电压转换后，得到的施加在突触后神经元上的电压也较大，神经元被激活的时间较短，因此能够更快的发出脉冲并传递给后续的神经元，直到所有的神经元被激活。这里在进行图权重与忆阻器状态映射的时候，将图权重映射为器件的电阻，这样映射可以使得小的权重（短的路径）对应短的神经元激活时间。
图4中电流被转换为电压，经神经元电路，使神经元放电，数字控制电路控制连接并将脉冲信号传回突触权重阵列。
最后，通过记录神经元的激活时间和该神经元被激活时的所有的前驱节点，可以得到从起始神经元到所有其他神经元的最短路径，如图8所示。
下面结合仿真实验对本发明的效果做进一步的说明：
1、仿真条件：
本发明的仿真实验是在Intel(R) Core(TM) i7-9700 CPU @ 3.00GH的硬件环境和Python3.5的软件环境下进行的。
2、仿真内容与结果分析：
对于求解杭州市地图中人工智能小镇到杭州客运中心站的最短路径问题。使用本发明的基于忆阻器的脉冲耦合神经网络与软件的结果一致。其中求从人工智能小镇到杭州客运中心站的最短路径的过程如图9所示，结合图2b中的权值，图9中的圆圈数字标记出了最短路径的序列。
综上所述，本发明提出了一种基于忆阻器脉冲耦合神经网络的最短路径问题求解方法，成功的解决了杭州市地图中从指定源点到终点的最短路径问题。本发明提出的忆阻器脉冲耦合神经网络充分利用了忆阻器独特的物理特性，更低的能耗和高度的并行性，将能耗降低至0.33μJ。与传统的最短路径问题求解方法相比，具有最低的时间复杂度和最低的空间复杂度。
与前述基于忆阻器脉冲耦合神经网络的最短路径获取方法的实施例相对应，本发明还提供了基于忆阻器脉冲耦合神经网络的最短路径获取装置的实施例。
参见图10，本发明实施例提供的基于忆阻器脉冲耦合神经网络的最短路径获取装置，包括一个或多个处理器，用于实现上述实施例中的基于忆阻器脉冲耦合神经网络的最短路径获取方法。
本发明基于忆阻器脉冲耦合神经网络的最短路径获取装置的实施例可以应用在任意具备数据处理能力的设备上，该任意具备数据处理能力的设备可以为诸如计算机等设备或装置。装置实施例可以通过软件实现，也可以通过硬件或者软硬件结合的方式实现。以软件实现为例，作为一个逻辑意义上的装置，是通过其所在任意具备数据处理能力的设备的处理器将非易失性存储器中对应的计算机程序指令读取到内存中运行形成的。从硬件层面而言，如图10所示，为本发明基于忆阻器脉冲耦合神经网络的最短路径获取装置所在任意具备数据处理能力的设备的一种硬件结构图，除了图10所示的处理器、内存、网络接口、以及非易失性存储器之外，实施例中装置所在的任意具备数据处理能力的设备通常根据该任意具备数据处理能力的设备的实际功能，还可以包括其他硬件，对此不再赘述。
上述装置中各个单元的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。
对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本发明方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
本发明实施例还提供一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时，实现上述实施例中的基于忆阻器脉冲耦合神经网络的最短路径获取方法。
所述计算机可读存储介质可以是前述任一实施例所述的任意具备数据处理能力的设备的内部存储单元，例如硬盘或内存。所述计算机可读存储介质也可以是任意具备数据处理能力的设备的外部存储设备，例如所述设备上配备的插接式硬盘、智能存储卡（Smart Media Card，SMC）、SD卡、闪存卡（Flash Card）等。进一步的，所述计算机可读存储介质还可以既包括任意具备数据处理能力的设备的内部存储单元也包括外部存储设备。所述计算机可读存储介质用于存储所述计算机程序以及所述任意具备数据处理能力的设备所需的其他程序和数据，还可以用于暂时地存储已经输出或者将要输出的数据。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。

Claims (7)

1.一种基于忆阻器脉冲耦合神经网络的最短路径获取方法，其特征在于包括如下步骤：
S1，构建顶点及顶点间路径权值的加权图；
S2，构建忆阻器脉冲耦合神经网络，包括突触权重阵列、电流转电压器件、神经元电路和数字控制电路，忆阻器脉冲耦合神经网络采用交叉忆阻器阵列，代表忆阻器脉冲耦合神经网络的突触，每一列上连接的神经元电路，代表忆阻器脉冲耦合神经网络的一个神经元，神经元电路包括一组基于阈值转变的忆阻器，神经网络包括一组神经元，神经元包括感受域、调制域和脉冲生成器，感受域包括连接部分和输入部分，连接部分设有一组与相邻的神经元连接的突触，输入部分接收神经网络的外部输入，调制域将连接部分和输入部分的输出进行调节，形成神经元的内部活动，脉冲生成器在内部活动达到设定的阈值时，激活神经元；向起始顶点对应的神经元电路输入电压脉冲信号，输入电压脉冲信号的幅值固定，将路径权值映射为忆阻器的电阻，起始顶点对应的神经元电路被激活，经过起始顶点对应的神经元电路的电压和电导相乘后，形成电流，通过电流转电压器件，将每行电流转化为电压，数字控制电路控制连接并输出电压脉冲信号，电压脉冲信号输入到突触权重阵列中与起始顶点相邻的神经元电路中，以此类推，直到所有神经元电路被激活；
当内部活动达到所设定的阈值
Figure DEST_PATH_IMAGE001
，神经元将被激活，
Figure 232632DEST_PATH_IMAGE001
的计算方法如公式（4） 所示：
Figure DEST_PATH_IMAGE002
（4）
其中，
Figure DEST_PATH_IMAGE003
表示神经元i在
Figure DEST_PATH_IMAGE004
时刻的输出，
Figure DEST_PATH_IMAGE005
表示神经元i在
Figure 336723DEST_PATH_IMAGE004
时刻 的阈值，
Figure DEST_PATH_IMAGE006
表示电压值，是一个超参数，能够调节，
Figure DEST_PATH_IMAGE007
表示衰减因子，e表示指数函数，
Figure DEST_PATH_IMAGE008
表示阈值
Figure 241094DEST_PATH_IMAGE001
的衰减系数；
S3，将加权图映射到忆阻器脉冲耦合神经网络，加权图中的顶点映射为忆阻器脉冲耦合神经网络上的神经元，路径权值映射为忆阻器脉冲耦合神经网络上的突触；
S4，通过忆阻器脉冲耦合神经网络，获取起始顶点到其他顶点的最短路径，向起始顶点对应的神经元输入脉冲信号，将其激活后，信号传输给相邻顶点对应的神经元，神经元的突触对应的路径权值不同，使得相邻顶点对应的神经元具有不同的激活时间，突触对应的路径权值最小的顶点，其对应的神经元将先被激活，通过神经元的激活时间及该神经元被激活时其对应顶点的前驱顶点，得到从起始顶点到其他顶点的最短路径。
2.根据权利要求1所述的基于忆阻器脉冲耦合神经网络的最短路径获取方法，其特征在于所述突触集成在一晶体管一阻变器件1T1R的结构中。
3.根据权利要求1所述的基于忆阻器脉冲耦合神经网络的最短路径获取方法，其特征在于设定终止顶点，通过所述S4，获取从起始顶点到终止顶点的最短路径。
4.根据权利要求1所述的基于忆阻器脉冲耦合神经网络的最短路径获取方法，其特征在于所述S2中，将当前神经元与其他神经元的连接权值作为突触权值，再将突触权值以及与其对应的其他神经元上一时刻的输出，作为连接部分的输入，连接部分将突触权值以及与其对应的其他神经元上一时刻的输出相乘，并将所有相乘结果累加后输出。
5.根据权利要求1所述的基于忆阻器脉冲耦合神经网络的最短路径获取方法，其特征在于所述S2中的调制域，将连接部分和输入部分的输出相加，形成神经元的内部活动。
6.根据权利要求1所述的基于忆阻器脉冲耦合神经网络的最短路径获取方法，其特征在于所述S2中的阈值，是阈值衰减因子和当前神经元上一时刻的阈值的乘积，与电压值和当前神经元上一时刻输出的乘积之和，当内部活动大于阈值时，神经元被激活，否则不激活。
7.一种基于忆阻器脉冲耦合神经网络的最短路径获取装置，其特征在于，包括一个或多个处理器，用于实现权利要求1-6中任一项所述的基于忆阻器脉冲耦合神经网络的最短路径获取方法。
CN202111663000.6A 2021-12-31 2021-12-31 基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置 Active CN114004343B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111663000.6A CN114004343B (zh) 2021-12-31 2021-12-31 基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111663000.6A CN114004343B (zh) 2021-12-31 2021-12-31 基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置

Publications (2)

Publication Number Publication Date
CN114004343A CN114004343A (zh) 2022-02-01
CN114004343B true CN114004343B (zh) 2022-10-14

Family

ID=79932464

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111663000.6A Active CN114004343B (zh) 2021-12-31 2021-12-31 基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置

Country Status (1)

Country Link
CN (1) CN114004343B (zh)

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102457419A (zh) * 2010-10-22 2012-05-16 中国移动通信集团广东有限公司 基于神经网络模型优化传送网路由的方法及装置
CN103324979A (zh) * 2013-06-28 2013-09-25 电子科技大学 一种可编程阈值电路
CN104809498A (zh) * 2014-01-24 2015-07-29 清华大学 一种基于神经形态电路的类脑协处理器
CN105224986A (zh) * 2015-09-29 2016-01-06 清华大学 基于忆阻器件的深度神经网络系统
CN108170640A (zh) * 2017-10-17 2018-06-15 中国科学院计算技术研究所 神经网络运算装置及应用其进行运算的方法
CN108921290A (zh) * 2018-06-29 2018-11-30 清华大学 神经突触单元电路、神经网络电路和信息处理系统
CN109791409A (zh) * 2016-09-23 2019-05-21 苹果公司 自主车辆的运动控制决策
CN110600498A (zh) * 2019-08-21 2019-12-20 复旦大学 一种忆阻器十字交叉阵列的制备方法
CN110619908A (zh) * 2019-08-28 2019-12-27 中国科学院上海微系统与信息技术研究所 一种突触模块、突触阵列以及基于突触阵列的权重调节方法
CN110622081A (zh) * 2017-03-30 2019-12-27 云海智行股份有限公司 用于机器人路径规划的系统和方法
CN111882064A (zh) * 2020-08-03 2020-11-03 中国人民解放军国防科技大学 基于忆阻器实现脉冲神经网络竞争学习机制的方法及系统
CN112470161A (zh) * 2018-08-02 2021-03-09 株式会社芙洛提亚 积和运算装置
CN112599664A (zh) * 2020-11-25 2021-04-02 南京大学 一种模拟神经突触的超低能耗柔性薄膜忆阻器及其制备方法
CN113469334A (zh) * 2021-06-29 2021-10-01 中国地质大学（武汉） 一种忆阻递归神经网络电路
CN113675334A (zh) * 2020-05-14 2021-11-19 北京大学 一种基于可动导电纳米颗粒的忆阻网络及自组织演化运算应用

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577003B (zh) * 2009-06-05 2011-08-17 北京航空航天大学 一种基于改进交叉视觉皮质模型的图像分割方法
CN108537221A (zh) * 2018-03-29 2018-09-14 陕西师范大学 基于兴趣区域的桥梁或路面裂缝检测方法和评价方法
CN108986076A (zh) * 2018-06-15 2018-12-11 重庆大学 一种基于pso优化pcnn的光伏阵列热斑检测方法
CN109934887B (zh) * 2019-03-11 2023-05-30 吉林大学 一种基于改进的脉冲耦合神经网络的医学图像融合方法
CN112633497B (zh) * 2020-12-21 2023-08-18 中山大学 一种基于重加权膜电压的卷积脉冲神经网络的训练方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102457419A (zh) * 2010-10-22 2012-05-16 中国移动通信集团广东有限公司 基于神经网络模型优化传送网路由的方法及装置
CN103324979A (zh) * 2013-06-28 2013-09-25 电子科技大学 一种可编程阈值电路
CN104809498A (zh) * 2014-01-24 2015-07-29 清华大学 一种基于神经形态电路的类脑协处理器
CN105224986A (zh) * 2015-09-29 2016-01-06 清华大学 基于忆阻器件的深度神经网络系统
CN109791409A (zh) * 2016-09-23 2019-05-21 苹果公司 自主车辆的运动控制决策
CN110622081A (zh) * 2017-03-30 2019-12-27 云海智行股份有限公司 用于机器人路径规划的系统和方法
CN108170640A (zh) * 2017-10-17 2018-06-15 中国科学院计算技术研究所 神经网络运算装置及应用其进行运算的方法
CN108921290A (zh) * 2018-06-29 2018-11-30 清华大学 神经突触单元电路、神经网络电路和信息处理系统
CN112470161A (zh) * 2018-08-02 2021-03-09 株式会社芙洛提亚 积和运算装置
CN110600498A (zh) * 2019-08-21 2019-12-20 复旦大学 一种忆阻器十字交叉阵列的制备方法
CN110619908A (zh) * 2019-08-28 2019-12-27 中国科学院上海微系统与信息技术研究所 一种突触模块、突触阵列以及基于突触阵列的权重调节方法
CN113675334A (zh) * 2020-05-14 2021-11-19 北京大学 一种基于可动导电纳米颗粒的忆阻网络及自组织演化运算应用
CN111882064A (zh) * 2020-08-03 2020-11-03 中国人民解放军国防科技大学 基于忆阻器实现脉冲神经网络竞争学习机制的方法及系统
CN112599664A (zh) * 2020-11-25 2021-04-02 南京大学 一种模拟神经突触的超低能耗柔性薄膜忆阻器及其制备方法
CN113469334A (zh) * 2021-06-29 2021-10-01 中国地质大学（武汉） 一种忆阻递归神经网络电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《多种连接模型的忆阻神经网络学习》;李传东等;《重庆大学学报》;20140630;第37卷(第6期);第10-16,24页 *

Also Published As

Publication number Publication date
CN114004343A (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
CN109460817B (zh) 一种基于非易失存储器的卷积神经网络片上学习系统
US10740671B2 (en) Convolutional neural networks using resistive processing unit array
Dalgaty et al. In situ learning using intrinsic memristor variability via Markov chain Monte Carlo sampling
CN110352436B (zh) 用于神经网络训练的具有迟滞更新的电阻处理单元
Chen et al. Mitigating effects of non-ideal synaptic device characteristics for on-chip learning
Yang et al. Transiently chaotic simulated annealing based on intrinsic nonlinearity of memristors for efficient solution of optimization problems
CN107924227B (zh) 电阻处理单元
Yu et al. An overview of neuromorphic computing for artificial intelligence enabled hardware-based hopfield neural network
US11087204B2 (en) Resistive processing unit with multiple weight readers
US20120109864A1 (en) Neuromorphic and synaptronic spiking neural network with synaptic weights learned using simulation
Hasan et al. On-chip training of memristor based deep neural networks
JP2021507349A (ja) 抵抗処理ユニット・アレイのクロスポイント・デバイスに重みを記憶するための方法、そのクロスポイント・デバイス、ニューラル・ネットワークを実施するためのクロスポイント・アレイ、そのシステム、およびニューラル・ネットワークを実施するための方法
Yingge et al. Deep neural networks on chip-a survey
US10381074B1 (en) Differential weight reading of an analog memory element in crosspoint array utilizing current subtraction transistors
Oh et al. Hardware implementation of spiking neural networks using time-to-first-spike encoding
Solomon Analog neuromorphic computing using programmable resistor arrays
Bennett et al. Contrasting advantages of learning with random weights and backpropagation in non-volatile memory neural networks
Oh et al. Neuron circuits for low-power spiking neural networks using time-to-first-spike encoding
Vatajelu et al. Fully-connected single-layer stt-mtj-based spiking neural network under process variability
Tye et al. Materials and devices as solutions to computational problems in machine learning
CN114004343B (zh) 基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置
Ahn et al. On-chip adaptive matching learning with charge-trap synapse device and ReLU activation circuit
Jiang et al. Efficient combinatorial optimization by quantum-inspired parallel annealing in analogue memristor crossbar
Liao et al. Weighted synapses without carry operations for RRAM-based neuromorphic systems
Nikonov et al. Benchmarking physical performance of neural inference circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant