CN114004193B - 一种pcb上锡风险的标识方法及相关装置 - Google Patents
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Abstract
本申请公开了一种PCB上锡风险的标识方法，包括：从PCB板中筛选出目标插接件；基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；将所述连接面积大于标准面积的pin标识为风险pin。实现了自动化检查PCB上锡风险，而不是通过人工检查的方式对存在上锡风险进行检查，提高了风险检查的效率，同时还避免了人工的主观错误，提高了风险检查的效果。本申请还公开了一种PCB上锡风险的标识装置、服务器以及计算机可读存储介质。
Description
技术领域
本申请涉及计算机技术领域，特别涉及一种PCB上锡风险的标识方法、标识装置、服务器以及计算机可读存储介质。
背景技术
随着信息技术的不断发展，服务器产品的功能和形态越来越多。为实现不同服务器产品的更新升级，PCB(Printed Circuit Board，印刷电路板)板卡尺寸不变的情况下，PCB层数会有增加。随着PCB层数增多，在PCB设计时通常会出现插接件PTH(plate throughhole，板子导通孔)pin脚焊接不良的问题。
也就是说，电路板不同层中导电图形之间的铜箔线路就是用PTH导通或连接起来的，但却不能插装组件引腿或者其他增强材料的镀铜孔。印制电路板是由许多的铜箔层堆叠累积形成的。铜箔层彼此之间不能互通是因为每层铜箔之间都铺上了一层绝缘层，所以他们之间需要靠导通孔来进行讯号链接，因此，需要对导通孔进行焊接检查。
相关技术中，一般是通过人工检查的方式确定该PCB设计中的问题，不仅效率较低，需要投入大量的人力成本，还容易引入技术人员的主观错误，导致无法检查出上锡粉线的错误。
因此，如何提高检查上锡风险的效率是本领域技术人员关注的重点问题。
发明内容
本申请的目的是提供一种PCB上锡风险的标识方法、标识装置、服务器以及计算机可读存储介质，以提高检查上锡风险的效率，减少检查成本，避免人工检查加入的主观错误。
为解决上述技术问题，本申请提供一种PCB上锡风险的标识方法，包括：
从PCB板中筛选出目标插接件；
基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；
将所述连接面积大于标准面积的pin标识为风险pin。
可选的，从PCB板中筛选出目标插接件，包括：
获取所述PCB板的工艺信息；
从所述PCB板中筛选工艺信息为波峰焊的插接件作为所述目标插接件。
可选的，基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积，包括：
基于所述PCB板的叠层分布对所述目标插接件的每个pin的每一层均进行连接面积计算，得到每个pin对应的多层连接面积；
将每个pin对应的每层连接面积相加，得到每个pin对应的连接面积。
可选的，将所述连接面积大于标准面积的pin标识为风险pin，包括：
基于所述目标插接件的pin数量确定所述标准面积；
将所述连接面积大于标准面积的pin标识为所述风险pin。
可选的，还包括：
基于pin排列方式获取所述目标插接件的pin数量。
可选的，基于pin排列方式获取所述目标插接件的pin数量，包括：
当所述pin排列方式为不规则排列时，通过所述目标插接件的封装名获取所述目标插接件的pin数量。
可选的，基于pin排列方式获取所述目标插接件的pin数量，包括：
当所述pin排列方式为规则排列时，基于所述pin排列方式进行计算，得到所述目标插接件的pin数量。
本申请还提供一种PCB上锡风险的标识装置，包括：
零件筛选模块，用于从PCB板中筛选出目标插接件；
连接面积计算模块，用于基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；
风险表示模块，用于将所述连接面积大于标准面积的pin标识为风险pin。
本申请还提供一种服务器，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上所述的标识方法的步骤。
本申请还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的标识方法的步骤。
本申请所提供的一种PCB上锡风险的标识方法，包括：从PCB板中筛选出目标插接件；基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；将所述连接面积大于标准面积的 pin标识为风险pin。
通过筛选出目标插接件，然后基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积，基于该连接面积对每个pin进行上锡风险判断，当大于标准面积时标识为风险pin，实现了自动化检查PCB上锡风险，而不是通过人工检查的方式对存在上锡风险进行检查，提高了风险检查的效率，同时还避免了人工的主观错误，提高了风险检查的效果。
本申请还提供一种PCB上锡风险的标识装置、服务器以及计算机可读存储介质，具有以上有益效果，在此不做赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例所提供的一种PCB上锡风险的标识方法的流程图；
图2为本申请实施例所提供的一种PCB上锡风险的标识装置的结构示意图。
具体实施方式
本申请的核心是提供一种PCB上锡风险的标识方法、标识装置、服务器以及计算机可读存储介质，以提高检查上锡风险的效率，减少检查成本，避免人工检查加入的主观错误。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
相关技术中，一般是通过人工检查的方式确定该PCB设计中的问题，不仅效率较低，需要投入大量的人力成本，还容易引入技术人员的主观错误，导致无法检查出上锡粉线的错误。
因此，本申请还提供一种PCB上锡风险的标识方法，通过筛选出目标插接件，然后基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积，基于该连接面积对每个pin进行上锡风险判断，当大于标准面积时标识为风险pin，实现了自动化检查PCB上锡风险，而不是通过人工检查的方式对存在上锡风险进行检查，提高了风险检查的效率，同时还避免了人工的主观错误，提高了风险检查的效果。
以下通过一个实施例，对本申请提供的一种PCB上锡风险的标识方法进行说明。
请参考图1，图1为本申请实施例所提供的一种PCB上锡风险的标识方法的流程图。
本实施例中，该方法可以包括：
S101，从PCB板中筛选出目标插接件；
可见，本步骤旨在从PCB板中筛选出目标插接件。
其中，插接件是指在PCB通过插接的方式连接在PCB电路板中的零件，当该插接件连接在PCB板中时，还可以通过焊接的方式进行固定。
其中，可以根据该插接件进行固定的工艺进行筛选，也可以通过技术人员的经验进行筛选。
进一步的，本步骤可以包括：
步骤1，获取PCB板的工艺信息；
步骤2，从PCB板中筛选工艺信息为波峰焊的插接件作为目标插接件。
可见，本可选方案中主要是说明如何筛选出目标插接件。本可选方案中，获取PCB板的工艺信息，从PCB板中筛选工艺信息为波峰焊的插接件作为目标插接件。
其中，波峰焊是让插接件板的焊接面直接与高温液态锡接触达到焊接目的，其高温液态锡保持一个斜面，并由特殊装置使液态锡形成一道道类似波浪的现象，所以叫"波峰焊"，其主要材料是焊锡条。
S102，基于PCB板的叠层分布对目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；
在S101的基础上，本步骤旨在基于PCB板的叠层分布对目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积。
其中，pin为引脚，又叫管脚。就是从集成电路内部电路引出与外围电路的接线，所有的引脚就构成了这块芯片的接口。引线末端的一段，通过软钎焊使这一段与印制板上的焊盘共同形成焊点。
可见，本步骤旨在计算每个引脚在PCB板中进行连接的连接面积。而在现有技术中，一般是通过人工的方式进行检查，效率较低，还容易出现主观错误。因此，本步骤中直接计算出该连接面积，用于检查。
其中，PCB板的叠层分布是指多层PCB板中每一层的功能以及作用的分布情况。
进一步的，本步骤可以包括：
步骤1，基于PCB板的叠层分布对目标插接件的每个pin的每一层均进行连接面积计算，得到每个pin对应的多层连接面积；
步骤2，将每个pin对应的每层连接面积相加，得到每个pin对应的连接面积。
可见，本可选方案中，主要是说明如何计算得到每一个pin的连接面积。本可选方案中，基于PCB板的叠层分布对目标插接件的每个pin的每一层均进行连接面积计算，得到每个pin对应的多层连接面积，将每个pin对应的每层连接面积相加，得到每个pin对应的连接面积。
S103，将连接面积大于标准面积的pin标识为风险pin。
在S102的基础上，本步骤旨在将连接面积大于标准面积的pin标识为风险 pin。
其中，标准面积是指进行检查的面积大小，一般可以根据该零件的pin数量进行确定。
进一步的，本步骤可以包括：
步骤1，基于目标插接件的pin数量确定标准面积；
步骤2，将连接面积大于标准面积的pin标识为风险pin。
可见，本可选方案主要是说明如何进行标识。本可选方案中，基于目标插接件的pin数量确定标准面积，将连接面积大于标准面积的pin标识为风险 pin。
进一步的，本实施例还可以包括：
基于pin排列方式获取目标插接件的pin数量。
可见，本可选主要是说明还可以基于pin排列方式确定到pin数量。进一步的，基于pin排列方式获取目标插接件的pin数量。其中，pin排列方式可以是规律排列，也可以是不规律排列。
进一步的，上一可选方案可以包括：
当pin排列方式为不规则排列时，通过目标插接件的封装名获取目标插接件的pin数量。
可见，本可选方案主要是对如何确定pin数量进行说明。本可选方案中，当pin排列方式为不规则排列时，通过目标插接件的封装名获取目标插接件的 pin数量。
进一步的，上一可选方案可以包括：
当pin排列方式为规则排列时，基于pin排列方式进行计算，得到目标插接件的pin数量。
可见，本可选方案主要是对如何确定pin数量进行说明。本可选方案中，当pin排列方式为规则排列时，基于pin排列方式进行计算，得到目标插接件的 pin数量。
综上，本实施例通过筛选出目标插接件，然后基于PCB板的叠层分布对目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积，基于该连接面积对每个pin进行上锡风险判断，当大于标准面积时标识为风险pin，实现了自动化检查PCB上锡风险，而不是通过人工检查的方式对存在上锡风险进行检查，提高了风险检查的效率，同时还避免了人工的主观错误，提高了风险检查的效果。
以下通过一个具体的实施例，对本申请提供的一种PCB上锡风险的标识方法做进一步说明。
在实际的应用场景时，对PCB板进行波峰焊时，为了提高上锡率，14pin 及以下的插接件PTH pin脚与铜面连接横截面积需小于208mil2，大于14pin的插接件PTH pin脚与铜面的连接横截面积需小于416mil2。
基于此，本实施例提供的方法可以包括：
步骤1，筛选出PCB板内所有进行波峰焊的插接件，按照零件PCB封装命名进行筛选，比如连接器类的封装名称为J-CON-pin数；
步骤2，基于步骤1筛选出的插接件，需读取波峰焊插接件的pin脚数量N；
其中，若插接件pin为一排或者不规则排列时，封装名为J-CON-pin数，pin 数可以直接读取到；若插针pin为规则矩形排列的，封装名为J-CON-AxB，比如J-CON-2X3，插接件为2排，每排3pin，则pin数为6；
步骤3，计算插接件PTH每个pin与铜面的连接面积s；
其中，变量为PCB层数L，铜面厚度t，单面连接数n，单面连接宽度w，则单个pin的连接面积为：s＝n*w*h。
比如，针对一个8层板的PCB，叠层分布如下表1，L1层和8层的铜面厚度为1.5oz(1.9mil)，L2/L3/L6/L7四个层面的铜面厚度为1oz(1.3mil)，L4/L5 两层的铜面厚度为2oz(2.6mil)。若PCB内pin连接为L1/L4/L6三个层面，L1 层的连接数n1为3，连接宽度w1为20；L4层的连接数n4为4，连接宽度w4为 15mil，L6层的连接数n6为4，连接宽度w4为20。
其中，单层1oz铜面厚度，连接数为4，连接宽度为20mil。
因此，计算每层的pin与铜面连接的横截面积：
S1＝3*20*1.3＝78mil2；
S4＝4*15*2.6＝156mil2；
S6＝4*20*1.3＝104mil2；
其他层未连接，则按0计算；
S＝S1+S2+S3+S4+S5+S6+S7+S8＝78+0+0+156+0+106+0+0＝338mil2。
表1 PCB板叠层分布表
步骤4，根据计算出的面积S及步骤2中的pin数N，判断pin连接是否满足要求；
若N≤14且S≤208，则结果为无上锡风险；若N≤14且S＞208，则结果为存在上锡风险；若N＞14且S≤416，则结果为无上锡风险；若N＞14且S＞416，则结果为存在上锡风险；
步骤5，根据步骤4计算出存在上锡风险的pin处，计算连接面积S与标准面积的差值；
步骤6，输出检查报告，检查报告中包含结论为存在上锡风险的pin的pin number、对应的pin坐标、连接的层数、每层连接的面积、总面积、总面积与标准面积之差；
步骤7，工程师根据生成的检查报告，对不符合的pin进行针对性的修改。
可见，本实施例通过筛选出目标插接件，然后基于PCB板的叠层分布对目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积，基于该连接面积对每个pin进行上锡风险判断，当大于标准面积时标识为风险pin，实现了自动化检查PCB上锡风险，而不是通过人工检查的方式对存在上锡风险进行检查，提高了风险检查的效率，同时还避免了人工的主观错误，提高了风险检查的效果。
下面对本申请实施例提供的PCB上锡风险的标识装置进行介绍，下文描述的PCB上锡风险的标识装置与上文描述的PCB上锡风险的标识方法可相互对应参照。
请参考图2，图2为本申请实施例所提供的一种PCB上锡风险的标识装置的结构示意图。
本实施例中，该装置可以包括：
零件筛选模块100，用于从PCB板中筛选出目标插接件；
连接面积计算模块200，用于基于PCB板的叠层分布对目标插接件的每个 pin进行连接面积计算，得到每个pin对应的连接面积；
风险表示模块300，用于将连接面积大于标准面积的pin标识为风险pin。
可选的，该零件筛选模块100，具体用于获取PCB板的工艺信息；从PCB 板中筛选工艺信息为波峰焊的插接件作为目标插接件。
可选的，该连接面积计算模块200，具体用于基于PCB板的叠层分布对目标插接件的每个pin的每一层均进行连接面积计算，得到每个pin对应的多层连接面积；将每个pin对应的每层连接面积相加，得到每个pin对应的连接面积。
可选的，该风险表示模块300，具体用于基于目标插接件的pin数量确定标准面积；将连接面积大于标准面积的pin标识为风险pin。
可选的，该装置还可以包括：
pin数量获取模块，用于基于pin排列方式获取目标插接件的pin数量。
可选的，该pin数量获取模块，具体用于当pin排列方式为不规则排列时，通过目标插接件的封装名获取目标插接件的pin数量。
可选的，该pin数量获取模块，具体用于当pin排列方式为规则排列时，基于pin排列方式进行计算，得到目标插接件的pin数量。
本申请实施例还提供一种服务器，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如以上实施例所述的标识方法的步骤。
本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如以上实施例所述的标识方法的步骤。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的一种PCB上锡风险的标识方法、标识装置、服务器以及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
Claims (8)
1.一种PCB上锡风险的标识方法，其特征在于，包括：
从PCB板中筛选出目标插接件；
基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；其中，所述连接面积为pin与铜面的连接横截面积；
将所述连接面积大于标准面积的pin标识为风险pin；
其中，基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积，包括：
基于所述PCB板的叠层分布对所述目标插接件的每个pin的每一层均进行连接面积计算，得到每个pin对应的多层连接面积；将每个pin对应的每层连接面积相加，得到每个pin对应的连接面积；
将所述连接面积大于标准面积的pin标识为风险pin，包括：
基于所述目标插接件的pin数量确定所述标准面积；将所述连接面积大于标准面积的pin标识为所述风险pin。
2.根据权利要求1所述的标识方法，其特征在于，从PCB板中筛选出目标插接件，包括：
获取所述PCB板的工艺信息；
从所述PCB板中筛选工艺信息为波峰焊的插接件作为所述目标插接件。
3.根据权利要求1所述的标识方法，其特征在于，还包括：
基于pin排列方式获取所述目标插接件的pin数量。
4.根据权利要求3所述的标识方法，其特征在于，基于pin排列方式获取所述目标插接件的pin数量，包括：
当所述pin排列方式为不规则排列时，通过所述目标插接件的封装名获取所述目标插接件的pin数量。
5.根据权利要求3所述的标识方法，其特征在于，基于pin排列方式获取所述目标插接件的pin数量，包括：
当所述pin排列方式为规则排列时，基于所述pin排列方式进行计算，得到所述目标插接件的pin数量。
6.一种PCB上锡风险的标识装置，其特征在于，包括：
零件筛选模块，用于从PCB板中筛选出目标插接件；
连接面积计算模块，用于基于所述PCB板的叠层分布对所述目标插接件的每个pin进行连接面积计算，得到每个pin对应的连接面积；其中，所述连接面积为pin与铜面的连接横截面积；
风险表示模块，用于将所述连接面积大于标准面积的pin标识为风险pin；
其中，所述连接面积计算模块，具体用于：
基于所述PCB板的叠层分布对所述目标插接件的每个pin的每一层均进行连接面积计算，得到每个pin对应的多层连接面积；将每个pin对应的每层连接面积相加，得到每个pin对应的连接面积；
所述风险表示模块，具体用于：
基于所述目标插接件的pin数量确定所述标准面积；将所述连接面积大于标准面积的pin标识为所述风险pin。
7.一种服务器，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至5任一项所述的标识方法的步骤。
8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至5任一项所述的标识方法的步骤。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108875232A (zh) * | 2018-06-27 | 2018-11-23 | 郑州云海信息技术有限公司 | 一种检查防焊开窗的方法、装置、设备及可读存储介质 |
| CN108960306A (zh) * | 2018-06-22 | 2018-12-07 | 西安电子科技大学 | 基于smt大数据的锡膏检测阈值优化方法 |
| CN111814421A (zh) * | 2020-09-02 | 2020-10-23 | 苏州浪潮智能科技有限公司 | 一种表贴连接器引脚检查工具、方法、设备及介质 |
| CN112730460A (zh) * | 2020-12-08 | 2021-04-30 | 北京航天云路有限公司 | 一种通信ic芯片焊接缺陷与密集型虚焊检测技术 |
-
2021
- 2021-10-14 CN CN202111198980.7A patent/CN114004193B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108960306A (zh) * | 2018-06-22 | 2018-12-07 | 西安电子科技大学 | 基于smt大数据的锡膏检测阈值优化方法 |
| CN108875232A (zh) * | 2018-06-27 | 2018-11-23 | 郑州云海信息技术有限公司 | 一种检查防焊开窗的方法、装置、设备及可读存储介质 |
| CN111814421A (zh) * | 2020-09-02 | 2020-10-23 | 苏州浪潮智能科技有限公司 | 一种表贴连接器引脚检查工具、方法、设备及介质 |
| CN112730460A (zh) * | 2020-12-08 | 2021-04-30 | 北京航天云路有限公司 | 一种通信ic芯片焊接缺陷与密集型虚焊检测技术 |
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