CN114003521A - 基于stm32和fpga的x波段轻量化加速器数据采集传输系统 - Google Patents

基于stm32和fpga的x波段轻量化加速器数据采集传输系统 Download PDF

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Abstract

本发明公开基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，包括STM32单片机、FPGA和SDRAM动态存储芯片；所述STM32单片机设有FMC总线接口，所述FMC总线接口分别与所述FPGA和所述SDRAM动态存储芯片连接，所述FPGA读取所述SDRAM动态存储芯片中的数据，并将数据缓存到所述SDRAM动态存储芯片中。本申请技术方案中，所述STM32单片机与所述FPGA、所述SDRAM动态存储芯片的连接方式，以及数据传输过程，所述数据传输系统在加速器数据采集数据过程中，运算处理速度快，实时性好，工作稳定可靠，应用前景广阔。

Description

基于STM32和FPGA的X波段轻量化加速器数据采集传输系统
技术领域
本发明涉及数据采集传输技术领域，具体涉及基于STM32和FPGA的X波段轻量化加速器数据采集传输系统。
背景技术
X波段轻量化加速器作为一种新型的探伤用加速器，体积小，重量较轻，机动性强，应用场景广阔，该加速器对其工作运行工作参数采集传输的实时性、可靠性有很高要求，采用STM32和FPGA双核处理系统能够满足上述要求。
FPGA运算处理速度快，引脚资源丰富且使用灵活，同时具备数据并行处理能力，实时性好。STM32单片机擅长控制但引脚数量有限，但具备FMC接口，可驱动SRAM、SDRAM、NORFLASH、NANDFLASH类型的存储器。可把FPGA芯片当成STM32外扩的SRAM，读取FPGA中的数据。大容量动态存储器SDRAM可和FPGA共用FMC总线。
数据缓存器FIFO是RAM的一种，RAM具有读写地址，因此，可以读写任意地址上的数据；而FIFO没有地址线，只能按顺序读写数据，常用于数据传输通道的数据缓存。
而目前的X波段轻量化加速器在数据运算处理能力上速度、实时性均差。
基于上述提出的缺陷，现提供基于STM32和FPGA的X波段轻量化加速器数据采集传输系统。
发明内容
本发明提供基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，通过采用STM32、FPGA双核处理系统，集FPGA运算处理速度快、实时性好，及STM32单片机具备FMC接口，可驱动多个类型存储器等为一体，解决了目前所面临的加速器处理能力的速度、实时性差等技术问题。
本发明通过下述技术方案实现：
基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，包括STM32单片机、FPGA和SDRAM动态存储芯片；
所述STM32单片机设有FMC总线接口，所述FMC总线接口分别与所述FPGA和所述SDRAM动态存储芯片连接，所述FPGA读取所述SDRAM动态存储芯片中的数据，并将数据缓存到所述SDRAM动态存储芯片中。
可选地，所述FMC总线接口包括16位数据总线，32位地址总线，1位读控制线，1位线控制线，1位片选线。
可选地，所述FPGA通过IP核例化一个异步FIFO缓存数据，所述STM32单片机按照数据先入先出顺序读取所述FIFO。
可选地，所述FPGA的型号为EP4CE6E22C8。
可选地，所述系统还包括上位机，所述上位机通过以太网与所述STM32单片机电连接。
可选地，所述STM32单片机型号为STM32H750。
可选地，所述FPGA包括锁相环模块、FIFO读写模块、脉冲产生模块以及时序控制模块，所述锁相环模块与所述FIFO读写模块连接，所述FIFO读写模块与所述脉冲产生模块连接，所述脉冲产生模块与所述时序控制模块连接。
可选地，所述FPGA将采集到的加速器运行及状态参数存储在所述FIFO读写模块中，并通过以太网将加速器运行及状态参数传输至所述上位机进行处理、显示；
所述上位机通过以太网传送控制命令至所述STM32单片机中，所述STM32单片机将控制命令通过FPGA传输至加速器，进而控制加速器的运行状态。
可选地，当采集的加速器运行及状态参数存储到所述FPGA中的数量到达规定数量时，所述FIFO读写模块向所述STM32单片机中，发送中断信号，所述STM32单片机读取FPGA中的数据，并将数据缓存到SDRAM动态存储芯片中。
可选地，所述STM32单片机通过I/O口将控制命令传输至FPGA中。
本发明与现有技术相比，具有如下的优点和有益效果：
本申请技术方案中，所述STM32单片机通过FMC总线接口分别与所述FPGA和所述SDRAM动态存储芯片连接，所述FPGA读取所述SDRAM动态存储芯片中的数据，并将数据缓存数据到所述SDRAM动态存储芯片中，在加速器数据采集数据过程中，运算处理速度快，实时性好，工作稳定可靠。
附图说明
图1为本发明的结构示意图框图；
图2为本发明中STM32H750和FPGA之间基于FMC的新总线接线示意图；
图3为基于FMC的新总线时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1：
如图1-3所示，基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，包括STM32单片机、FPGA和SDRAM动态存储芯片；
所述STM32单片机设有FMC总线接口，所述FMC总线接口分别与所述FPGA和所述SDRAM动态存储芯片连接，所述FPGA读取所述SDRAM动态存储芯片中的数据，并将数据缓存到所述SDRAM动态存储芯片中。
在本实施例中，STM32单片机与FPGA中通过FMC总线接口连接，即基于FMC新总线的方式进行数据传输，FPGA以SRAM的方式挂接在STM32上。
具体工作过程为：当所述FPGA内部的FIFO缓存数据到达规定的数据量时，给所述STM32单片机发送中断信号，所述STM32单片机进入中断，所述STM32单片机读取所述FPGA中FIFO的数据并转存到SDRAM动态存储芯片，当SDRAM动态存储芯片中存储到一定数据量后，通过TCP/IP以以太网协议将数据进行上传。
在本实施例中，所述STM32单片机型号为STM32H750，具有链路层MAC，通过使用LAN8720芯片构成以太网通讯模块，所述STM32单片机支持UCOSII实时操作系统，满足任务大工程多等任务要求，有高达400MHz的主频，可提高数据处理速度；有1060KB片内SRAM，可缓存更大内存的数据。使用KEIL公司的uVision5 IDE集成开发环境，使用的语言是C语言。
在实施例中，所述FPGA芯片为Altera Cyclone IV系列，型号为EP4CE6E22C8，采用Altera公司的Quartus II集成开发工具，使用的语言为Verilog。
上述中所述的FMC总线接口，FMC可驱动SRAM、SDRAM、NOR FLASH、NANDFLASH类型的存储器，具体地，STM32H750的FMC接口同时连接FPGA和SDRAM并对其分时复用，把FPGA当做外扩的SRAM进行数据读取，再将数据缓存到SDRAM中。FMC接口包括16位数据总线，32位地址总线，1位读控制线，1位写控制线，1位片选线。
由于FMC接口中32为地址总线需占用STM32H750和FPGA大量的引脚，而采用FMC总线接口，所述FPGA通过IP核例化一个异步FIFO缓存数据，所述STM32单片机按照数据先入先出顺序读取所述FIFO，省略了32位地址总线，节省了大量的引脚资源，且由于不需要STM32单片机建立地址的时间，提高了数据读取速度。
所述系统还包括上位机，所述上位机通过以太网与所述STM32单片机电连接。上位机的主要作用是：所述STM32单片机将所述SDRAM动态存储芯片中存储到一定量的数据，通过TCP/IP以以太网协议，上传给上位机。
在本实施例中，所述FPGA包括锁相环模块、FIFO读写模块、脉冲产生模块以及时序控制模块，所述锁相环模块与所述FIFO读写模块连接，所述FIFO读写模块与所述脉冲产生模块连接，所述脉冲产生模块与所述时序控制模块连接。
具体地，所述锁相环模块PLL，作为FPGA内部的时钟管理模块，对外部晶振产生的25M脉冲输入信号进行倍频，产生不同的时钟信号分别供FIFO读写模块、脉冲产生模块、时序控制模块使用；
所述FIFO读写模块，通过IP核例化一个异步FIFO，读写数据位宽均为16位，没有地址位；读脉冲来自STM32H750单片机的FMC_NOE读信号线；
所述脉冲产生模块，用于X波段轻量化加速器产生X射线时需要的50-250HZ的触发频率，通过一个差分信号与加速器相关控制板连接。
所述时序控制模块，用于对整个数据采集、处理和传输的同步时序控制。
实施例2：
实施例1所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，具体传输方法为：所述FPGA将采集到的加速器运行及状态参数存储在所述FIFO读写模块中，并通过以太网将加速器运行及状态参数传输至所述上位机进行处理、显示；
所述上位机通过以太网传送控制命令至所述STM32单片机中，所述STM32单片机将控制命令通过FPGA传输至加速器，进而控制加速器的运行状态。
在本实施例具体实施部分中，当采集的加速器运行及状态参数存储到所述FPGA中的数量到达规定数量时，所述FIFO读写模块向所述STM32单片机中，发送中断信号，所述STM32单片机读取FPGA中的数据，并将数据缓存到SDRAM动态存储芯片中。
在本实施例具体实施部分中，所述STM32单片机通过I/O口将控制命令传输至FPGA中。
具体为，所述STM32单片机程序中建立了三个任务：一个为网口发送任务，一个为网口接收任务，一个为程序运行指示任务。一个外部中断，上升沿触发，与FPGA引脚连接，当其内部FIFO存满后发出中断信号，STM32进入中断，读取FPGA数据并存入内部的SRAM中，然后再缓存到外部的SDRAM动态存储芯片中；最后再一并通过以太网发送给上位机进行数据处理和显示。
STM32单片机的FMC数据总线同时连接了FPGA和SDRAM程序中必须进行分时复用，当读取完FPGA数据后，要将FPGA的数据总线引脚设置为高阻态。
本实施例中，所述STM32单片机具体可为STM32H750单片机。
在本实施例中，所述传输方法中结合了FPGA、STM32单片机的优势作用，加快数据读取速度，以及数据处理速度，实时性好，稳定可靠，有非常广泛的应用市场。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：包括STM32单片机、FPGA和SDRAM动态存储芯片；
所述STM32单片机设有FMC总线接口，所述FMC总线接口分别与所述FPGA和所述SDRAM动态存储芯片连接，所述FPGA读取所述SDRAM动态存储芯片中的数据，并将数据缓存到所述SDRAM动态存储芯片中。
2.根据权利要求1所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述FMC总线接口包括16位数据总线，32位地址总线，1位读控制线，1位线控制线，1位片选线。
3.根据权利要求2所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述FPGA通过IP核例化一个异步FIFO缓存数据，所述STM32单片机按照数据先入先出顺序读取所述FIFO。
4.根据权利要求3所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述FPGA的型号为EP4CE6E22C8。
5.根据权利要求3所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述系统还包括上位机，所述上位机通过以太网与所述STM32单片机电连接。
6.根据权利要求5所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述STM32单片机型号为STM32H750。
7.根据权利要求5所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述FPGA包括锁相环模块、FIFO读写模块、脉冲产生模块以及时序控制模块，所述锁相环模块与所述FIFO读写模块连接，所述FIFO读写模块与所述脉冲产生模块连接，所述脉冲产生模块与所述时序控制模块连接。
8.根据权利要求1-7任意一项所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述FPGA将采集到的加速器运行及状态参数存储在所述FIFO读写模块中，并通过以太网将加速器运行及状态参数传输至所述上位机进行处理、显示；
所述上位机通过以太网传送控制命令至所述STM32单片机中，所述STM32单片机将控制命令通过FPGA传输至加速器，进而控制加速器的运行状态。
9.根据权利要求8所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：当采集的加速器运行及状态参数存储到所述FPGA中的数量到达规定数量时，所述FIFO读写模块向所述STM32单片机中，发送中断信号，所述STM32单片机读取FPGA中的数据，并将数据缓存到SDRAM动态存储芯片中。
10.根据权利要求9所述的基于STM32和FPGA的X波段轻量化加速器数据采集传输系统，其特征在于：所述STM32单片机通过I/O口将控制命令传输至FPGA中。
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