CN116431539A - 一种基于fdma ddr存储器读写设计 - Google Patents

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马贤
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Abstract

本发明提供的是一种基于FDMA DDR存储器块读写设计。其特征是：它是由FDMA读写控制模块1、DMA模块2、AXI4总线互联模块3、MIG IP模块4、DDR存储器模块5、XDMA6、中断控制模块7、PC机8组成。使用FDMA(Quest Direct Memory Access，快速直接存储器访问)模式和AXI4总线读写DDR存储器能够尽可能的提高读写数据的速率和可靠性。同时对AXI4‑FULL总线接口进行了封装，同时定义了简单的APP接口提供用户调用AXI4总线实现数据交互。本发明可用于高速数据采集、高速数据传输等领域。

Description

一种基于FDMA DDR存储器读写设计
技术领域
本发明涉及的是一种基于FDMA DDR存储器读写设计，可用于高数据采集、高速数据传输等领域。
背景技术
目前已有的相关专利一种是常规的DMA读写模式，这种模式基本是在FPGA上的实现都是用赛灵思官方给的IP加上自己的一些控制器来实现。
这种方法的明显那缺点是：依赖赛灵思IP接口固定，只能使用AXI总线来进行用户交互；读写突发长度固定不能改变，要改变只能修改IP，这样就涉及到代码的一系列修改问题，不利于用户操作；当多帧数据同时要读写时，多帧数据同步无法实现。普通模式的DMA对于解决简单的数据传输，完全能够应付。但是当面向大规模数据(单次传输>64MByte)，或需要操作的地址不连续时，普通模式的DMA不能够满足要求，即便能够将大规模数据分割为多个<64MByte的片段，但是这个过程需要额外的处理器(例如ARM/NIOS/MicroBlaze/RISC-V)进行查询监测，或者启用中断函数，这样额外的消耗了处理器性能。
另一种是传统的FIFO+读写控制形式。这种形式读写速度慢，高速数据以及大量数据速写时候容易出现实习混论，数据丢失情况。当多帧数据同时要读写时，多帧数据同步无法实现。大规模数据(单次传输>64MByte)，或需要操作的地址不连续时这种方案就不能实现稳定的DDR数据的读取和存储。这种方案过于简单化，即使有FIFO缓存和一些跨时钟域的处理，但是大量数据和多帧数据仍然不能很好的处理。
发明内容
本发明的目的在于提供一种基于基于FDMA DDR存储器读写设计。针对目前的技术缺点，本发明改进了传统的DMA的在DDR等存储器的应用，发明了一种更高效简洁的DMA模式，其优点是用户可操作改变读写突发长度，提升读写速率；用户交互接口可以将用户的数据直接转换成AXI总线形式，这样及提高读写效率，又能够提高用户的可操作性；增加帧同步模式，多帧数据，多通道数据传输时，可以是数据稳定的读写，同时尽可能降低对数据传输速率的影响。FDMA能够快速的对DDR进行读写操作，解决其他控制器不能稳定、高速、大数据量的问题。
本发明的目的是这样实现的：
一种基于FDMA DDR存储器读写设计是由：FDMA读写控制模块1、FDMA模块2、AXI4总线互联模块3、MIG IP模块4、DDR存储器模块5、XDMA 6、中断控制模块7、PCIe总线8、PC机9组成。所述系统中数据流向分为上行数据和下行数据两个流向。上行数据由用户数据发送到PC端，下行数据由PC端发送到用户端。
上行数据流向为详细描述为：FDMA读写控制模块1把用户编写的数据时序，转为AXI-QMDA接口数据经FMDA模块2通过AXI总线将数据发送到AXI4总线互联模块3，AXI4总线互联模块3和将AXI总线数据发送给MIG IP模块4，MIG IP模块4将数据写入到DDR存储器模块5，数据DDR存储器模块5缓存再经MIG IP模块4将数据读出发送到AXI4总线互联模块3，AXI4总线互联模块3经过AXI_full总线接口将数据发送给XDMA模块6，XDMA模块6将数据发送给PCIe总线8上，数据经PCIe总线8发送到PC机9。
下行数据流向详细描述为：PC机9发送数据到PCIe总线8，PCIe总线8将数据数据发送到XDMA模块6，XDMA模块6通过AXI_full总线接口将数据发送到AXI4总线互联模块3，再经AXI总线将数据发送到MIG IP模块4，MIG IP模块4将数据写入DDR存储器模块5将数据缓存，然后FDMA模块2通过AXI4总线互联模块3经MIG IP模块将数据读取出来，再发送到FDMA读写控制模块1的都数据通道和帧转换模块将数据转换成用户接口形式供用户读取数据。
与先进技术相比，本发明具备以下优势：
(1)FDMA模块2Burst默认长度为256，并且自动计算剩余burst长度具有更好的可靠性，更高的效率。
(2)FDMA读写控制模块1采用“对称设计”方法，读写代码对称，好处是代码结构清晰，读写过程一致，代码效率高，更加容易维护
(3)中断控制模块7存储了每次DMA传输的所有信息，减小数据链路上的带宽负载，提高数据传输效率。
附图说明
图1是FDMA模块2接口定义图。由读接口和写接口组成，其中左侧的全部信号是写接口信号，右侧的接口信号是读接口信号。
图2(a)是FDMA读操作时序图，而图2(b)是FDMA写操作时序图。AXI4总线最大的burst lenth是256，而经过封装后，用户接口的fdma_size可以任意大小的，FDMA内部代码控制每次AXI4总线的Burst长度，这样极大简化了AXI4总线协议的使用。
图3是FDMA读写控制模块1系统图。其包括FDMA读写接口转换模块1-1，该模完成用户数据到FDMA2模块接口数据转换的关键模块，同时该模块完成了中断控制，帧缓存控制。FDMA读写接口转换模块1-1读写接口定义如图FDMA读写接口转换模块1-1还包括读帧同步信号抓取模块1-1-1和写帧同步信号抓取模块1-1-1。包括读帧同步信号抓取模块1-1-1和写帧同步信号抓取模块1-1-1用于对读写通道的于帧同步信号的抓取，采样边沿抓取方式。中断控制模块1-2用来保存一帧数据发送完毕后产生的中断，可以通过axi-lite接口读取中断值知道哪一个地址完成数据传输。
图4(a)是AXI-Master写操作时序图，图中一次传输以传输262个长度的数据为例，如果需要MAX_BURST_LEN_SIZE设置了最大值256，那么2次AXI4 BURST才能完成，第一次传输256个长度数据，第二次传输6个长度的数据。而图4(b)是AXI-Master读操作时序图，图中一次传输以传输262个长度的数据为例，如果需MAX_BURST_LEN_SIZE设置了最大值256，那么2次AXI4 BURST才能完成，第一次传输256个长度数据，第二次传输6个长度的数据。
图5是FDMA读写接口转换模块1-1接口定义及、接口方向、位宽、功能注释表。
图6(a)是FDMA读写接口转换模块写状态转移图，而6(b)是FDMA读接口转换模块写状态转移图。为了配合FDMA发送数据给AXI4总线互联模块3，FDMA读写接口转换模块1-1把用户编写的数据时序，转为FMDA接口数据流。该模块支持帧同步，也支持没有帧同步的数据流方式传输。
图7是读帧同步信号抓取模块接口定义图，其中包括时钟信号，复位信号，同步VS信号。
图8是写帧同步信号抓取模块接口定义图，其中包括时钟信号，复位信号，同步VS信号。
图9是中断控制模块模块接口定义图。
图10是以PCIe结合DDR存储模块进行数据传输的系统实施例的示意图。
具体实施方式
下面结合具体的实施例来进一步阐述本发明。
FDMA模块2的包括两个接口，分别为：
(1)FDMA读接口，其接口时序图如图2(a)，其接口信号定义为如图1。
(2)FDMA写接口，其接口时序图如图2(b)，其接口信号定义为如图1。
FDMA内部AXI总线读写操作时序分别为：
(1)AXI-Master写操作，其写操作时序图如图4(a)。
(2)AXI-Master读操作，其读操作时序图如图4(b)。
其中FDMA读写控制模块1如图3，其包括4个模块，分别为：
(1)FDMA读写接口转换模块1-1，其读写状态转移图如图6，其接口信号定义如图5。
(2)读帧同步信号抓取模块1-1-1，其接口信号定义为如图7。
(3)写帧同步信号抓取模块1-1-2，其接口信号定义为如图8。
(4)中断控制模块1-3，其接口信号定义为如图9。
图10给出了基于FDMA高速数据传输实施例。FDMA读写控制模块1、FDMA模块2、AXI4总线互联模块3、MIG IP模块4、DDR存储器模块5、XDMA 6、中断控制模块7、PCIe总线8、PC机9组成。所述系统中数据流向分为上行数据和下行数据两个流向。上行数据由用户数据发送到PC端，下行数据由PC端发送到用户端。
上行数据流向为详细描述为：FDMA读写控制模块1把用户编写的数据时序，转为AXI-QMDA接口数据经QMDA模块2通过AXI总线将数据发送到AXI4总线互联模块3，AXI4总线互联模块3和将AXI总线数据发送给MIG IP模块4，MIG IP模块4将数据写入到DDR存储器模块5，数据DDR存储器模块5缓存再经MIG IP模块4将数据读出发送到AXI4总线互联模块3，AXI4总线互联模块3经过AXI_full总线接口将数据发送给XDMA模块6，XDMA模块6将数据发送给PCIe总线8上，数据经PCIe总线8发送到PC机9。
下行数据流向详细描述为：PC机9发送数据到PCIe总线8，PCIe总线8将数据数据发送到XDMA模块6，XDMA模块6通过AXI_full总线接口将数据发送到AXI4总线互联模块3，再经AXI总线将数据发送到MIG IP模块4，MIG IP模块4将数据写入DDR存储器模块5将数据缓存，然后FDMA模块2通过AXI4总线互联模块3经MIG IP模块将数据读取出来，再发送到FDMA读写控制模块1的都数据通道和帧转换模块将数据转换成用户接口形式供用户读取数据。
如图4显示了FDMA内部传输时，AXI-Master写操作时序图，图中一次传输以传输262个长度的数据为例，如果需要MAX_BURST_LEN_SIZE设置了最大值256，那么2次AXI4BURST才能完成，第一次传输256个长度数据，第二次传输6个长度的数据。AXI-Master读操作时序图，图中一次传输以传输262个长度的数据为例，如果需MAX_BURST_LEN_SIZE设置了最大值256，那么2次AXI4 BURST才能完成，第一次传输256个长度数据，第二次传输6个长度的数据。

Claims (4)

1.一种基于FDMA DDR存储器块读写设计。其特征是：FDMA读写控制模块1、FDMA模块2、AXI4总线互联模块3、MIG IP模块4、DDR存储器模块5、XDMA 6、中断控制模块7、PCIe总线8、PC机9组成。所述系统中数据流向分为上行数据和下行数据两个流向。上行数据由用户数据发送到PC端，下行数据由PC端发送到用户端。
上行数据流向为详细描述为：FDMA读写控制模块1把用户编写的数据时序，转为AXI-QMDA 接口数据经QMDA模块2通过AXI总线将数据发送到AXI4总线互联模块3，AXI4总线互联模块3和将AXI总线数据发送给MIG IP模块4，MIG IP模块4将数据写入到DDR存储器模块5，数据DDR存储器模块5缓存再经MIG IP模块4将数据读出发送到AXI4总线互联模块3，AXI4总线互联模块3经过AXI_full总线接口将数据发送给XDMA模块6，XDMA模块6将数据发送给PCIe总线8上，数据经PCIe总线8发送到PC机9。
下行数据流向详细描述为：PC机9发送数据到PCIe总线8，PCIe总线8将数据数据发送到XDMA模块6，XDMA模块6通过AXI_full总线接口将数据发送到AXI4总线互联模块3，再经AXI总线将数据发送到MIG IP模块4，MIG IP模块4将数据写入DDR存储器模块5将数据缓存，然后FDMA模块2通过AXI4总线互联模块3经MIG IP模块将数据读取出来，再发送到FDMA读写控制模块1的都数据通道和帧转换模块将数据转换成用户接口形式供用户读取数据。
2.根据权利要求1所述的系统中所采用的FDMA读写控制模块1，其特征是：FDMA读写控制模块1用于配合FDMA模块2完成数据传输控制的模块。FDMA读写控制模块1的模块信号定义图如图。FDMA读写控制模块1包括FDMA读写接口转换模块1-1，该模完成用户数据到FDMA2模块接口数据转换的关键模块，同时该模块完成了中断控制，帧缓存控制。FDMA读写接口转换模块1-1还包括读帧同步信号抓取模块1-1-1和写帧同步信号抓取模块1-1-1。包括读帧同步信号抓取模块1-1-1和写帧同步信号抓取模块1-1-1用于对读写通道的于帧同步信号的抓取，采样边沿抓取方式。中断控制模块1-2用来保存一帧数据发送完毕后产生的中断，可以通过axi-lite接口读取中断值知道哪一个地址完成数据传输。
3.根据权利要求1所述的FDMA模块2。其特征是：所述的FDMA模块2是封装的一个能够用户操作改变其AXI总线突发长度的AXI总线读写接口模块。FDMA模块2读写接口的定义为FDMA_S总线信号、M_AXI_ACLK时钟信号，M_AXI_ARESETN复位信号。FDMA_S总线接口信号包括读写控制信号、数据、地址等信号。M_AXI_ACLK时钟信号是AXI总线的时钟信号，M_AXI_ARESETN复位信号是AXI总线的时钟信号。其中FDMA_S总线接口信号用户可以改变其读写突发长度大小。
4.根据权利要求1所述的中断控制模块7是XDMA中断控制模块，用来接收来自XDMA 6模块的PC机9端的中断信号，同时把用户的中断信号发送给XDMA6，是一个中断信号的中转站。中断控制模块7信号定义为S_AXI AXI总线接口信号、user_irq_req_i用户中断控制信号、S_AXI_ACLK时钟信号、S_AXI_ARESETN复位信号，xdma_irq_req_o中断输出信号。这里S_AXI总线会接收到来自XDMA的中断控制信号和控制信号，user_irq_req_i信号接收来自用户的中断控制信号，xdma_irq_req_o把用户中断控制信号发送给XDMA6。
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