CN113990243A - 像素电路及其驱动方法、显示装置及显示驱动方法 - Google Patents

像素电路及其驱动方法、显示装置及显示驱动方法 Download PDF

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Abstract

本公开实施例提供一种像素电路及其驱动方法、显示装置及其显示驱动方法。像素电路包括：脉宽控制模块，配置为在第二控制节点的控制下，将脉宽数据电压端的第一数据电压写入第一控制节点；脉幅控制模块，配置为在第二控制节点的控制下，将脉幅数据电压端的第二数据电压写入第二控制节点；脉幅控制模块还配置为在第二控制节点的控制下，向发光模块提供驱动信号；控制电源端的电压被配置为在发光控制阶段随时间变化，以使脉宽控制模块基于脉宽数据电压端的数据电压与控制电源端的电压，控制发光模块的发光时长。本公开实施例的像素电路，可以避免色彩再现性下降，避免发光模块亮度不良。

Description

像素电路及其驱动方法、显示装置及显示驱动方法
技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路及其驱动方法、显示装置及显示驱动方法。
背景技术
无机发光二极管(LED)显示目前处于快速发展中。LED可以包括红色LED、绿色LED和蓝色LED，可以将各种颜色的LED用在子像素驱动的显示面板上。可以采用图1a和图1b两种驱动方式实现LED子像素的灰阶。图1a为采用PAM驱动方式实现LED灰阶的示意图，图1b为采用PWM驱动方式实现LED灰阶的示意图，PAM驱动方式即脉冲幅度调制驱动方式，PAM驱动方式通过调制脉冲幅度实现子像素的灰阶；PWM驱动方式即脉冲宽度调制驱动方式，PWM驱动方式通过调制脉冲宽度实现子像素的灰阶。
采用PAM驱动方式的情况下，随着驱动电流的大小变化，不仅子像素的灰阶变化，波长也会随之变化，导致画面的色彩再现性随之下降。因此，为了避免色彩再现性下降，实现LED显示面板的亮度时，应该维持LED像素的整体电流一定，可以采用控制LED发光时间的PWM方式的像素电路，以避免画面的色彩再现性下降。现有技术中的PWM方式的像素电路，在像素发光期间会出现亮度不良。
发明内容
本公开实施例提供一种像素电路及其驱动方法、显示装置及显示驱动方法，以解决或缓解现有技术中的一项或更多项技术问题。
作为本公开实施例的第一个方面，本公开实施例提供一种像素电路，包括：
脉宽控制模块，分别与第一控制节点、第一电源端、第二电源端、第二控制节点、脉宽数据电压端和控制电源端连接，被配置为在第一控制节点的控制下，将脉宽数据电压端的第一数据电压写入第一控制节点；
脉幅控制模块，分别与第一电源端、第二电源端、第二控制节点和脉幅数据电压端连接，被配置为在第二控制节点的控制下，将脉幅数据电压端的第二数据电压写入第二控制节点；脉幅控制模块还被配置为在第二控制节点的数据电压的控制下，向串联连接在第一电源端和第二电源端之间的发光模块提供驱动信号；
控制电源端的电压被配置为在发光控制阶段随时间变化，以使脉宽控制模块基于第一控制节点的数据电压与控制电源端的电压，控制第二控制节点与控制电源端的断开时长，以控制脉幅控制模块向发光模块提供驱动信号的时长。
在一些可能的实现方式中，脉宽控制模块包括：
第一存储子模块，分别与第二电源端和第一控制节点连接，被配置为存储第一控制节点的信号；
第一数据写入子模块，分别与第一控制节点、第一栅信号端、第一节点、第二节点和脉宽数据电压端连接，被配置为在第一控制节点和第一栅信号端的信号的控制下，将脉宽数据电压端的第一数据电压写入第一控制节点；
第一控制子模块，分别与控制信号端、第二控制节点、第一节点、第二节点和控制电源端连接，被配置为在控制信号端的信号的控制下，使得第二控制节点和第一节点连通、第二节点和控制电源端连通；
第一数据写入子模块还被配置为基于第一控制节点的数据电压与控制电源端的电压，控制第一节点和第二节点的断开时长，以控制第二控制节点与控制电源端的断开时长。
在一些可能的实现方式中，脉宽控制模块还包括第一初始化子模块，第一初始化子模块分别为与第一电源端、第一复位信号端和第一控制节点连接，被配置为在第一复位信号端的信号的控制下，向第一控制节点提供第一电源端的信号。
在一些可能的实现方式中，脉宽控制模块包括以下中至少之一：
第一存储子模块包括第一存储电容，第一存储电容的两个极板分别与第二电源端和第一控制节点连接；
第一数据写入子模块包括第二晶体管、第三晶体管和第四晶体管，第二晶体管的栅极与第一栅信号端连接，第二晶体管的第一极与脉宽数据电压端连接，第二晶体管的第二极与第二节点连接；第三晶体管的栅极与第一控制节点连接，第三晶体管的第一极与第二节点连接，第三晶体管的第二极与第一节点连接；第四晶体管的栅极与第一栅信号端连接，第四晶体管的第一极与第一节点连接，第四晶体管的第二极与第一控制节点连接；
第一控制子模块包括第五晶体管和第一晶体管，第五晶体管的栅极与控制信号端连接，第五晶体管的第一极与第二控制节点连接，第五晶体管的第二极与第一节点连接，第一晶体管的栅极与控制信号端连接，第一晶体管的第一极与第二节点连接，第一晶体管的第二极与控制电源端连接。
在一些可能的实现方式中，第一初始化子模块包括第六晶体管，第六晶体管的栅极与第一复位信号端连接，第六晶体管的第一极与第一电源端连接，第六晶体管的第二极与第一控制节点连接。
在一些可能的实现方式中，脉幅控制模块包括：
第二存储子模块，分别与第二电源端和第二控制节点连接，被配置为存储第二控制节点的信号；
第二数据写入子模块，分别与第二控制节点、第二栅信号端、第三节点、第四节点和脉幅数据电压端连接，被配置为在第二控制节点和第二栅信号端的信号的控制下，将脉幅数据电压端的第二数据电压写入第二控制节点；
第二控制子模块，分别与控制信号端、第三节点、第四节点、第一电源端和第二电源端连接，被配置为在控制信号端的控制下，使得第一电源端和第三节点连通、第四节点和第二电源端连通；
第二数据写入子模块还被配置为在第二控制节点的数据电压的控制下，使得第三节点和第四节点连通，以向串联连接在第一电源端和第二电源端之间的发光模块提供驱动信号。
在一些可能的实现方式中，脉幅控制模块还包括第二初始化子模块，第二初始化子模块分别与第一电源端、第二复位信号端和第二控制节点连接，被配置为在第二复位信号端的信号的控制下，向第二控制节点提供第一电源端的信号。
在一些可能的实现方式中，脉幅控制模块包括以下中至少之一：
第二存储子模块包括第二存储电容，第二存储电容的两个极板分别与第二控制节点和第二电源端连接；
第二数据写入子模块包括第八晶体管、第九晶体管和第十晶体管，第八晶体管的栅极与第二栅信号端连接，第八晶体管的第一极与脉幅数据电压端连接，第八晶体管的第二极与第四节点连接；第九晶体管的栅极与第二控制节点连接，第九晶体管的第一极与第四节点连接，第九晶体管的第二极与第三节点连接；第十晶体管的栅极与第二栅信号端连接，第十晶体管的第一极与第三节点连接，第十晶体管的第二极与第二控制节点连接；
第二控制子模块包括第七晶体管和第十一晶体管，第七晶体管的栅极和第十一晶体管的栅极均与控制信号端连接，第七晶体管的第一极与第四节点连接，第七晶体管的第二极与第二电源端连接；第十一晶体管的第一极与第一电源端连接，第十一晶体管的第二极与第三节点连接。
在一些可能的实现方式中，第二初始化子模块包括第十二晶体管，第十二晶体管的栅极与第二复位信号端连接，第十二晶体管的第一极与第一电源端连接，第十二晶体管的第二极与第二控制节点连接。
在一些可能的实现方式中，控制电源端的电压被配置为在发光控制阶段由第一电压值随时间变化至第二电压值，第一控制节点的数据电压介于第一电压值和第二电压值之间。
作为本公开实施例的第二个方面，本公开实施例提供一种像素电路的驱动方法，应用于本公开任一实施例中的像素电路，驱动方法包括：
在第一控制节点的控制下，将脉宽数据电压端的第一数据电压写入第一控制节点；
在第二控制节点的控制下，将脉幅数据电压端的第二数据电压写入第二控制节点；
控制电源端的电压被配置为在发光控制阶段随时间变化，发光控制阶段包括发光阶段和停止发光阶段，在发光阶段，基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端断开，在第一控制节点的数据电压的控制下，向串联连接在第一电源端和第二电源端之间的发光模块提供驱动信号；在停止发光阶段，基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端连通，停止向发光模块提供驱动信号。
在一些可能的实现方式中，驱动方法还包括：
在第一复位信号端的控制下，向第一控制节点提供第一电源端的信号；
在第二复位信号端的控制下，向第二控制节点提供第一电源端的信号。
作为本公开实施例的第三个方面，本公开实施例提供一种显示装置，包括本公开任一实施例中的像素电路。
在一些可能的实现方式中，显示装置包括n行像素，各像素均采用像素电路，每一行像素对应一条第一栅信号线，各像素的像素电路中的脉宽控制模块与对应的第一栅信号线连接，各像素的像素电路中的脉幅控制模块均与第二栅信号线连接。
作为本公开实施例的第四个方面，本公开实施例提供一种显示驱动方法，应用于本公开实施例中的显示装置，显示驱动方法包括：
逐行开启n行像素的n条第一栅信号线，n行像素的各像素电路在第一控制节点和对应的第一栅信号线的第一栅信号的控制下，将脉宽数据电压端的第一数据电压逐行写入对应的第一控制节点；
在第二控制节点和第二栅信号线的第二栅信号的控制下，各像素的像素电路均将脉幅数据电压端的第二数据电压写入对应的第二控制节点；
在发光控制阶段，控制电源端的电压被配置为随时间变化，发光控制阶段包括发光阶段和停止发光阶段，在发光阶段，各像素的像素电路基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端断开，在第二控制节点的数据电压的控制下，向串联连接在第一电源端和第二电源端之间的发光模块提供驱动信号；在停止发光阶段，各像素的像素电路基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端连通，第二控制节点的电压与控制电源端电压相同，停止向发光模块提供驱动信号。
本公开实施例的像素电路，通过第二控制节点的数据电压，可以向发光模块提供稳定的驱动信号例如稳定的驱动电流；通过第一控制节点的数据电压与控制电源端的电压的关系，控制第二控制节点与控制电源端的断开时长，进而控制向发光模块提供驱动信号的时长，实现发光模块的不同亮度显示。
相比于相关技术中的像素电路，本公开实施例的像素电路，在发光模块的每一次发光阶段，发光模块的驱动信号例如驱动电流可以保持稳定，避免了色彩再现性下降，并且将控制电源端的电压配置为在发光模块的发光控制阶段随时间变化，而第一控制节点的数据电压保持稳定，避免了由于第一控制节点的数据电压下降导致的发光模块亮度不良。
本公开实施例中的显示装置，在显示一帧画面时，各像素中的发光模块的驱动电流可以保持稳定，可以防止画面色彩再现性下降。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。
图1a为采用PAM驱动方式实现LED灰阶的示意图；
图1b为采用PWM驱动方式实现LED灰阶的示意图；
图2为本公开一实施例中像素电路的示意图；
图3为本公开另一实施例中像素电路的示意图；
图4为本公开另一实施例中像素电路的示意图；
图5为本公开另一实施例中像素电路的示意图；
图6为本公开一实施例中像素电路的时序图；
图7a为本公开一实施例中像素电路在第一阶段t1的状态示意图；
图7b为本公开一实施例中像素电路在第二阶段t2的状态示意图；
图7c为本公开一实施例中像素电路在第三阶段t3的状态示意图；
图7d为本公开一实施例中像素电路在第四阶段t4的状态示意图；
图7e为本公开一实施例中像素电路在发光阶段t51的状态示意图；
图7f为本公开一实施例中像素电路在发光停止阶段t52的状态示意图；
图8为本公开一实施例中显示装置在一帧时间的时序图。
附图标记说明：
10、脉幅控制模块；11、第二存储子模块；12、第二数据写入子模块；13、第二控制子模块；14、第二初始化子模块；20、脉宽控制模块；21、第一存储子模块；22、第一数据写入子模块；23、第一控制子模块；24、第一初始化子模块；30、发光模块。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极(源电极)称为第一极，漏极(漏电极)称为第二极，或者，可以将漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极(也可以叫做栅电极)、信号输入端为源极、信号输出端为漏极。本发明实施例所采用的晶体管可以为P型晶体管或N型晶体管，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止；N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号2个不同的电位状态量，不代表全文中第一电位或第二电位具有特定的数值。本发明实施例中以第一电位为有效电位为例进行说明。
图2为本公开一实施例中像素电路的示意图。在一种实施方式中，如图2所示，像素电路可以包括脉幅控制模块10和脉宽控制模块20。其中，脉宽控制模块20可以分别与第二控制节点NPAM、第一电源端LVDD、第二电源端LVSS、第一控制节点NPWM、脉宽数据电压端DATAPWM和控制电源端VC连接，被配置为在第一控制节点NPWM的控制下，将脉宽数据电压端DATAPWM的第一数据电压写入第一控制节点NPWM。
脉幅控制模块10可以分别与第一电源端LVDD、第二电源端LVSS、第二控制节点NPAM和脉幅数据电压端DATAPAM连接。脉幅控制模块10被配置为在第二控制节点NPAM的控制下，将脉幅数据电压端DATAPAM的第二数据电压写入第二控制节点NPAM。脉幅控制模块10还被配置为在第二控制节点NPAM的数据电压的控制下，向串联在第一电源端LVDD和第二电源端LVSS之间的发光模块30提供驱动信号。
电源控制端VC的电压VOFF被配置为在发光控制阶段随时间变化，以使脉宽控制模块20基于第一控制节点NPWM的数据电压与控制电源端VC的电压VOFF，控制第二控制节点NPAM与控制电源端VC的断开时长，以控制脉幅控制模块10向发光模块30提供驱动信号的时长。
本公开实施例的像素电路，脉幅控制模块10中，通过第二控制节点NPAM的数据电压，可以向发光模块30提供驱动信号例如驱动电流；脉宽控制模块20中，通过第一控制节点NPWM的数据电压与控制电源端VC的电压VOFF的关系，控制第二控制节点NPAM与控制电源端VC的断开时长，进而控制向发光模块30提供驱动信号的时长，实现发光模块30的不同亮度显示。
因此，本公开实施例的像素电路，通过脉幅控制模块10向发光模块提供驱动电流，通过脉宽控制模块20控制向发光模块提供驱动电流的时长，实现发光模块30的不同亮度显示。
相比于相关技术中的像素电路，本公开实施例的像素电路，在发光模块30的每一次发光阶段，发光模块的驱动信号例如驱动电流可以保持稳定，避免了色彩再现性下降。并且将控制电源端VC的电压VOFF配置为在发光模块30的发光控制阶段随时间变化，而第一控制节点NPWM的数据电压保持稳定，避免了由于第一控制节点NPWM的数据电压下降导致的发光模块亮度不良。
对于低灰阶显示，可以向发光模块提供最优的驱动信号，通过控制发光时长实现低灰阶显示，可以防止色坐标漂移，保持色坐标的稳定。
本公开实施例的像素电路，不仅可以实现发光模块的不同亮度显示，而且保证了发光模块的色彩再现性。
示例性地，发光模块包括至少一个发光器件，在本发明的实施例中，发光器件可以为MicroLED或者MiniLED，但本申请并不限于此，发光器件也可以为其他显示亮度受电流和时间共同影响的发光器件，例如OLED、QLED。发光模块可以包括多个串联的发光器件或者多个并联连接的发光器件或者多个串联并联相结合的发光器件。
示例性地，如图2所示，脉幅控制模块10可以与第五节点N5连接，发光模块30的第一极与第一电源端LVDD连接，发光模块30的第二极与第五节点N5连接，使得发光模块30串联连接在第一电源端LVDD与第二电源端LVSS之间。
需要说明的是，在其它实施例中，发光模块可以连接在脉幅控制模块10与第二电源端LVSS之间，实现发光模块30串联连接在第一电源端LVDD与第二电源端LVSS之间。
图3为本公开另一实施例中像素电路的示意图。在一种实施方式中，如图3所示，脉宽控制模块20可以包括第一存储模块21、第一数据写入子模块22和第一控制子模块23。
第一存储子模块21分别与第二电源端LVSS和第一控制节点NPWM连接，被配置为存储第一控制节点NPWM的信号。
第一数据写入子模块22分别与第一控制节点NPWM、第一栅信号端Gate1、第一节点N1、第二节点N2和脉宽数据电压端DATAPWM连接，被配置为在第一控制节点NPWM和第一栅信号端Gate1的信号的控制下，将脉宽数据电压端DATAPWM的第一数据电压写入第一控制节点NPWM。
第一控制子模块23分别与控制信号端EM、第二控制节点NPAM、第一节点N1、第二节点N2和控制电源端VC连接，被配置为在控制信号端EM的控制下，使得第二控制节点NPAM和第一节点N1连通、第二节点N2和控制电源端VC连通。
第一数据写入子模块22还被配置为基于第一控制节点NPWM的数据电压与控制电源端VC的电压，控制第一节点N1和第二节点N2的断开时长，以控制第二控制节点NPAM与控制电源端VC的断开时长。
本公开实施例的像素电路中的脉宽控制模块20，当第一节点N1和第二节点N2断开的情况下，第二控制节点NPAM与控制电源端VC为断开状态，第二控制节点NPAM的数据电压保持稳定，可以向发光模块30提供稳定的驱动信号。第一数据写入子模块22被配置为基于第一控制节点NPWM的数据电压与控制电源端VC的电压，控制第一节点N1和第二节点N2的断开时长，从而，第一数据写入子模块22可以通过控制第一节点N1和第二节点N2的断开时长实现对第二控制节点NPAM与控制电源端VC的断开时长的控制，进而控制向发光模块30提供驱动信号的时间长度，实现发光模块30的不同亮度。
在一种实施方式中，如图3所示，脉宽控制模块20还可以包括第一初始化子模块24。第一初始化子模块24可以分别为与第一电源端LVDD、第一复位信号端Rst1和第一控制节点NPWM连接，被配置为在第一复位信号端Rst1的信号的控制下，第一控制节点NPWM接收并存储第一电源端LVDD的信号。
通过设置第一初始化子模块24，第一控制节点NPWM可以接收并存储第一电源端LVDD的信号，从而，在第一控制节点NPWM的控制下，可以将脉宽数据电压端DATAPWM的第一数据电压更加顺利地写入第一控制节点NPWM。
图4为本公开另一实施例中像素电路的示意图。在一种实施方式中，如图4所示，脉幅控制模块10包括第二存储子模块11、第二数据写入子模块12和第二控制子模块13。
如图4所示，第二存储子模块11分别与第二电源端LVSS和第二控制节点NPAM连接，被配置为存储第二控制节点NPAM的信号。
如图4所示，第二数据写入子模块12分别与第二控制节点NPAM、第二栅信号端Gate2、第三节点N3、第四节点N4和脉幅数据电压端DATAPAM连接，被配置为在第二控制节点NPAM和第二栅信号端Gate2的信号的控制下，将脉幅数据电压端DATAPAM的第二数据电压写入第二控制节点NPAM。
如图4所示，第二控制子模块13分别与控制信号端EM、第三节点N3、第四节点N4、第一电源端LVDD和第二电源端LVSS连接，被配置为在控制信号端EM的控制下，使得第一电源端LVDD和第三节点N3连通、第四节点N4和第二电源端LVSS连通。
如图4所示，第二数据写入子模块12还被配置为在脉幅数据电压端DATAPAM的数据电压的控制下，使得第三节点N3和第四节点N4连通，以向串联连接在第一电源端LVDD和第二电源端LVSS之间的发光模块30提供驱动信号。
当将脉幅数据电压端DATAPAM的第二数据电压写入第二控制节点NPAM后，在第二存储模块11的存储下，在发光模块30的发光阶段，第二控制节点NPAM的数据电压可以保持，从而，可以使得向发光模块30的驱动信号保持，避免驱动信号在发光模块30的发光阶段变化，避免了对色彩再现性的影响。
在一种实施方式中，如图4所示，脉幅控制模块还包括第二初始化子模块14，第二初始化子模块14分别与第一电源端LVDD、第二复位信号端Rst2和第二控制节点NPAM连接，被配置为在第二复位信号端Rst2的控制下，第二控制节点NPAM接收并存储第一电源端LVDD的信号。从而，在第二控制节点NPAM的控制下，可以将脉幅数据电压端DATAPAM的第二数据电压更加顺利地写入第二控制节点NPAM。
图5为本公开另一实施例中像素电路的示意图。在一种实施方式中，如图5所示，第一存储子模块21可以包括第一存储电容C1，第一存储电容C1的两个极板分别与第二电源端LVSS和第一控制节点NPWM连接。
在一种实施方式中，如图5所示，第一数据写入子模块22可以包括第二晶体管M2、第三晶体管M3和第四晶体管M4，第二晶体管M2的栅极与第一栅信号端Gate1连接，第二晶体管M2的第一极与脉宽数据电压端DATAPWM连接，第二晶体管M2的第二极与第二节点N2连接。第三晶体管M3的栅极与第一控制节点NPWM连接，第三晶体管M3的第一极与第二节点N2连接，第三晶体管M3的第二极与第一节点N1连接。第四晶体管M4的栅极与第一栅信号端Gate1连接，第四晶体管M4的第一极与第一节点N1连接，第四晶体管M4的第二极与第一控制节点NPWM连接。
在第一控制节点NPWM和第一栅信号端Gate1的信号的控制下，第一控制节点NPWM通过第四晶体管M4、第三晶体管M3和第二晶体管M2与脉宽数据电压端DATAPWM连接，将脉宽数据电压端DATAPWM的第一数据电压写入第一控制节点NPWM并存储。
在一种实施方式中，如图5所示，第一控制子模块23包括第五晶体管M5和第一晶体管M1，第五晶体管M5的栅极与控制信号端EM连接，第五晶体管M5的第一极与第二控制节点NPAM连接，第五晶体管M5的第二极与第一节点N1连接。第一晶体管M1的栅极与控制信号端EM连接，第一晶体管M1的第一极与第二节点N2连接，第一晶体管M1的第二极与控制电源端EM连接。
在一种实施方式中，如图5所示，第一初始化子模块24包括第六晶体管M6，第六晶体管M6的栅极与第一复位信号端Rst1连接，第六晶体管M6的第一极与第一电源端LVDD连接，第六晶体管M6的第二极与第一控制节点NPWM连接。
需要说明的是，图5中示出了第一存储子模块21、第一数据写入子模块22、第一控制子模块23和第一初始化子模块24的示例性结构，本领域技术人员可以理解，第一存储子模块、第一数据写入子模块、第一控制子模块和第一初始化子模块并不限于图4所示的结构，只要可以实现其功能即可。
在一种实施方式中，如图5所示，第二存储子模块11包括第二存储电容C2，第二存储电容C2的两个极板分别与第二控制节点NPAM和第二电源端LVDD连接。
在一种实施方式中，如图5所示，第二数据写入子模块12包括第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极与第二栅信号端Gate2连接，第八晶体管M8的第一极与脉幅数据电压端DATAPAM连接，第八晶体管M8的第二极与第四节点N4连接。第九晶体管M9的栅极与第二控制节点NPAM连接，第九晶体管M9的第一极与第四节点N4连接，第九晶体管M9的第二极与第三节点N3连接。第十晶体管M10的栅极与第二栅信号端Gate2连接，第十晶体管M10的第一极与第三节点N3连接，第十晶体管M10的第二极与第二控制节点NPAM连接。
在一种实施方式中，如图5所示，第二控制子模块13包括第七晶体管M7和第十一晶体管M11，第七晶体管M7的栅极和第十一晶体管M11的栅极均与第二栅信号端Gate2连接，第七晶体管M7的第一极与第四节点N4连接，第七晶体管M7的第二极与第二电源端LVSS连接。第十一晶体管M11的第一极与第一电源端LVDD连接，第十一晶体管M11的第二极与第三节点N3连接。在图5中，发光模块30连接在第一电源端LVDD与第十一晶体管M11的第一极之间，在其它实施例中，发光模块30可以连接在第七晶体管M7的第二极与第二电源端LVSS之间。
在一种实施方式中，如图5所示，第二初始化子模块14包括第十二晶体管M12，第十二晶体管M12的栅极与第二复位信号端Rst2连接，第十二晶体管M12的第一极与第一电源端LVDD连接，第十二晶体管M12的第二极与第二控制节点NPAM连接。
需要说明的是，图5中示出了第二存储子模块11、第二数据写入子模块12和第二控制子模块13和第二初始化子模块14的示例性结构，本领域技术人员可以理解，第二存储子模块、第二数据写入子模块、第二控制子模块和第二初始化子模块并不限于图5所示的结构，只要可以实现其功能即可。
在一种实施方式中，如图5所示，第一存储子模块21可以包括第一存储电容C1，第一存储电容C1的两个极板分别与第二电源端LVSS和第一控制节点NPWM连接。第一初始化子模块24包括第六晶体管M6，第六晶体管M6的栅极与第一复位信号端Rst1连接，第六晶体管M6的第一极与第一电源端LVDD连接，第六晶体管M6的第二极与第一控制节点NPWM连接。
第一数据写入子模块22可以包括第二晶体管M2、第三晶体管M3和第四晶体管M4，第二晶体管M2的栅极与第一栅信号端Gate1连接，第二晶体管M2的第一极与脉宽数据电压端DATAPWM连接，第二晶体管M2的第二极与第二节点N2连接。第三晶体管M3的栅极与第一控制节点NPWM连接，第三晶体管M3的第一极与第二节点N2连接，第三晶体管M3的第二极与第一节点N1连接。第四晶体管M4的栅极与第一栅信号端Gate1连接，第四晶体管M4的第一极与第一节点N1连接，第四晶体管M4的第二极与第一控制节点NPWM连接。第一控制子模块23包括第五晶体管M5和第一晶体管M1，第五晶体管M5的栅极与控制信号端EM连接，第五晶体管M5的第一极与第二控制节点NPAM连接，第五晶体管M5的第二极与第一节点N1连接。第一晶体管M1的栅极与控制信号端EM连接，第一晶体管M1的第一极与第二节点N2连接，第一晶体管M1的第二极与控制电源端EM连接。
第二初始化子模块14包括第十二晶体管M12，第十二晶体管M12的栅极与第二复位信号端Rst2连接，第十二晶体管M12的第一极与第一电源端LVDD连接，第十二晶体管M12的第二极与第二控制节点NPAM连接。第二存储子模块11包括第二存储电容C2，第二存储电容C2的两个极板分别与第二控制节点NPAM和第二电源端LVDD连接。
第二数据写入子模块12包括第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极与第二栅信号端Gate2连接，第八晶体管M8的第一极与脉幅数据电压端DATAPAM连接，第八晶体管M8的第二极与第四节点N4连接。第九晶体管M9的栅极与第二控制节点NPAM连接，第九晶体管M9的第一极与第四节点N4连接，第九晶体管M9的第二极与第三节点N3连接；第九晶体管M9为驱动晶体管。第十晶体管M10的栅极与第二栅信号端Gate2连接，第十晶体管M10的第一极与第三节点N3连接，第十晶体管M10的第二极与第二控制节点NPAM连接。第二控制子模块13包括第七晶体管M7和第十一晶体管M11，第七晶体管M7的栅极和第十一晶体管M11的栅极均与第二栅信号端Gate2连接，第七晶体管M7的第一极与第四节点N4连接，第七晶体管M7的第二极与第二电源端LVSS连接。第十一晶体管M11的第一极与第一电源端LVDD连接，第十一晶体管M11的第二极与第三节点N3连接。在图5中，发光模块30连接在第一电源端LVDD与第十一晶体管M11的第一极之间，在其它实施例中，发光模块30可以连接在第七晶体管M7的第二极与第二电源端LVSS之间。
本公开实施例中的晶体管可以采用低温多晶硅薄膜晶体管或氧化物薄膜晶体管等各种类型的薄膜晶体管。示例性地，本公开实施例中像素电路可以采用氧化物作为有源层的N型薄膜晶体管(Oxide TFT)，其具有较低的Ioff特性，可以进一步实现像素电路的低功耗。
下面以图5所示实施例示意的像素电路为例，说明本公开实施例的工作原理，其中，图5中所采用的晶体管为N型晶体管；同时结合图6，说明像素电路的时序。
如图6所示，像素电路的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4和第五阶段t5。其中，第一电源端LVDD持续输出高电平，第二电源端LVSS持续输出低电平。在下文中，采用“×”表示晶体管的第一极和第二极处于断开连接的截止状态。
在第一阶段t1，第一栅信号端Gate1输出无效电平，第二栅信号端Gate2输出无效电平，控制信号端EM输出无效电平，第一复位信号端Rst1输出有效电平，第二复位信号端Rst2输出无效电平，各个晶体管的状态如图7a所示，图7a为本公开一实施例中像素电路在第一阶段t1的状态示意图。
在第一阶段t1，第一复位信号端Rst1输出有效电平，第六晶体管M6导通，第一控制节点NPWM接收并存储第一电源端LVDD的信号，第三晶体管M3导通，如图7a所示。
在第二阶段t2，第一栅信号端Gate1输出有效电平，第二栅信号端Gate2输出无效电平，控制信号端EM输出无效电平，第一复位信号端Rst1输出无效电平，第二复位信号端Rst2输出无效电平，各个晶体管的状态如图7b所示，图7b为本公开一实施例中像素电路在第二阶段t2的状态示意图。
在第二阶段t2，在第一控制节点NPWM的控制下，第三晶体管M3导通，在第一栅信号端Gate1的信号控制下，第二晶体管M2和第四晶体管M4均导通，将第一数据电压端DATAPWM的第一数据电压写入第一控制节点NPWM。可以理解的是，第一控制节点NPWM存储的数据电压为VDATA_PWM+VTH_M3，VDATA_PWM为第一数据电压端DATAPWM的第一数据电压，VTH_M3为第三晶体管M3的阈值电压。
在第三阶段t3，第一栅信号端Gate1输出无效电平，第二栅信号端Gate2输出无效电平，控制信号端EM输出无效电平，第一复位信号端Rst1输出无效电平，第二复位信号端Rst2输出有效电平，各个晶体管的状态如图7c所示，图7c为本公开一实施例中像素电路在第三阶段t3的状态示意图。
在第三阶段t3，第二复位信号端Rst2输出有效电平，第十二晶体管M12导通，第二控制节点NPAM接收并存储第一电源端LVDD的信号；第九晶体管M9导通，如图7c所示。
在第四阶段t4，第一栅信号端Gate1输出无效电平，第二栅信号端Gate2输出有效电平，控制信号端EM输出无效电平，第一复位信号端Rst1输出无效电平，第二复位信号端Rst2输出无效电平，各个晶体管的状态如图7d所示，图7d为本公开一实施例中像素电路在第四阶段t4的状态示意图。
在第四阶段t4，在第二控制节点NPAM的控制下，第九晶体管M9导通，在第二栅信号端Gate2的控制下，第八晶体管M8和第十晶体管M10均导通，将脉幅数据电压端DATAPAM的第二数据电压写入第二控制节点NPAM。可以理解的是，第二控制节点NPAM的电位由第一电源端LVDD的电压下降为VDATA_PAM+VTH_M9，VDATA_PAM为脉幅数据电压端DATAPAM的第二数据电压，VTH_M9为第九晶体管M9的阈值电压。
第五阶段t5可以包括发光阶段t51和发光停止阶段t52。在第五阶段t5，第一栅信号端Gate1输出无效电平，第二栅信号端Gate2输出无效电平，控制信号端EM输出有效电平，第一复位信号端Rst1输出无效电平，第二复位信号端Rst2输出无效电平，控制电源端VC在第一阶段t1至第四阶段t4均输出第一电平，控制电源端VC的电压值在第五阶段T5随时间变化。示例性地，控制电源端VC的电压值在第五阶段t5由第一电压值随时间变化至第二电压值，例如，控制电源端VC在第五阶段t5输出的电压值随时间呈线性变化(例如呈斜坡状)，由第一电压值随时间线性变化至第二电压值，在图6中，控制电源端VC在第五阶段t5输出呈斜坡状逐渐下降的电压值，即第一电压值大于第二电压值。在发光阶段t51，各个晶体管的状态如图7e所示，图7e为本公开一实施例中像素电路在发光阶段t51的状态示意图。
示例性地，控制电源端VC的电压值被配置为在第五阶段t5由第一电压值随时间变化至第二电压值，第二控制节点NPWM的数据电压位于第一电压值和第二电压值之间。例如，第一电压值大于第二电压值，第二控制节点NPWM的数据电压小于第一电压值且大于第二电压值。
在发光阶段t51，控制电源端VC的电压值大于第一控制节点NPWM的数据电压，使得第三晶体管M3的栅源电压差Vgs小于其阈值电压Vth_M3，第三晶体管M3截止，第一控制节点NPWM的数据电压无法流向控制电源端VC。在第二控制节点NPAM存储的数据电压的控制下，第九晶体管M9导通，在控制信号端EM的控制下，第七晶体管M7、第十一晶体管M11、第五晶体管M5和第一晶体管M1均导通，第一电源端LVDD、第十一晶体管M11、第九晶体管M9、第七晶体管M7和第二电源端LVSS形成通路，发光模块30发光。
在发光停止阶段T52，控制电源端VC的电压下降到小于第一控制节点NPWM的数据电压，使得第三晶体管M3的栅源电压差Vgs大于其阈值电压Vth_M3，第三晶体管M3导通，第二控制节点NPAM存储的数据电压通过第五晶体管M5、第三晶体管M3和第一晶体管M1流向控制电源端VC，使得第二控制节点NPAM的电压与控制电源端VC的电压相等，第九晶体管M9截止，发光模块30所在的回路不再有电流流过，发光模块30停止发光。在发光停止阶段T51，各个晶体管的状态如图7f所示，图7f为本公开一实施例中像素电路在发光停止阶段T52的状态示意图。
通过像素电路在发光阶段T51和发光停止阶段T52的工作原理可知，控制电源端VC的电压值大于第一控制节点NPWM的数据电压时，第三晶体管M3截止，发光模块30处于发光状态；在控制电源端VC的电压值下降到小于第一控制节点NPWM的数据电压时，第三晶体管M3导通，发光模块30停止发光。在发光模块的每一次发光过程中，控制电源端VC的电压值的变化状态保持相同，在第一控制节点NPWM的数据电压不同时，便可以控制第三晶体管M3的断开时长，进而获得发光模块30不同的发光时长，实现发光模块30的不同亮度。
本公开实施例的像素电路中，通过脉幅数据电压端DATAPAM可以向第二控制节点写入最优的数据电压，从而可以使发光模块工作在较大幅值的电流通路中，保证发光模块发光时亮度均一性高、发光效率高以及色坐标稳定。通过脉宽数据电压端DATAPWM可以向第一控制节点写入数据电压，实现对发光模块发光时长的控制，实现发光模块的不同亮度。
需要说明的是，在图6中，控制电源端VC的电压值在第五阶段T5随时间呈线性变化。在其它实施例中，控制电源端的电压值也可以随时间呈非线性变化，例如随时间呈正弦波或余弦波变化，只要控制电源端在第五阶段输出的电压值随时间变化，可以实现第三晶体管由截止变化为导通即可。
需要说明的是，电源控制端VC的第一电压值与第二电压值的大小关系可以根据需要设置，只要电源控制端VC的电压在第一电压值和第二电压值之间变化时，可以使得第三晶体管可以由截止状态变化至导通状态即可。
本领域技术人员可以理解，图6中示出的各个信号的电压幅值只是示例性地，并不能作为对各个信号的限制，各个信号在工作过程中的具体电压数值可以根据实际需要设置，只要可以实现本公开实施例中像素电路各阶段的功能即可。
需要说明的是，在图6所示的时序图中，像素电路的工作时序为第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5。在其它实施例中，像素电路的工作时序可以为第三阶段t3、第四阶段t4、第一阶段t1、第二阶段t2、第五阶段t5。
本公开实施例还提供一种显示装置，显示装置包括本公开任一实施例中的像素电路。
在一种实施方式中，显示装置可以包括n行m列像素，各像素均包括本公开实施例中的像素电路100。每一行像素对应一条沿行方向延伸的第一栅信号线，例如，第i行像素对应第一栅信号线Gate1(i)，各像素的像素电路中的脉宽控制模块20的第一栅信号端Gate1(i)与对应的第一栅信号线Gate1(i)连接，其中，i为小于等于n的正整数。所有的像素的像素电路的第二栅信号端Gate2均与同一根第二栅信号线连接，为了便于实现连接，第二栅信号线可以具有网格状的结构。每一列像素对应一条沿列方向延伸的脉宽数据电压线和脉幅数据电压线。需要说明的是，第一栅信号端可以为第一栅信号线上的一个端点，第二栅信号端可以为第二栅信号线上的一个端点，因此，第一栅信号端与第一栅信号线采用同样的标识Gate1，第二栅信号端与第二栅信号线采用同样的标识Gate2。同理，脉宽数据电压端可以为脉宽数据电压线上的一个端点，脉幅数据电压端可以为脉幅数据电压线上的一个端点。
图8为本公开一实施例中显示装置在一帧时间的时序图。下面结合图8详细说明显示装置的显示驱动过程。显示装置在一帧时间的工作过程包括第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5。其中，第一电源端LVDD持续输出高电平，第二电源端LVSS持续输出低电平。在下文中，采用“×”表示晶体管的第一极和第二极处于断开连接的截止状态。
在第一阶段T1，显示装置的各像素电路的工作过程与上文中的第一阶段t1相同，在此不再赘述。
在第二阶段T2，n条第一栅信号线Gate1逐行依次输出有效电平，在每一条第一栅信号线Gate1输出有效电平的情况下，m条脉宽数据电压线同时输出第一数据电压，将脉宽数据电压端DATAPWM的第一数据电压逐行写入对应的第一控制节点NPWM；第二栅信号线Gate2输出无效电平，控制信号端EM输出无效电平，第一复位信号端Rst1输出无效电平，第二复位信号端Rst2输出无效电平，对于一个像素电路来说，像素电路中各个晶体管的状态如图7b所示。
在第三阶段T3、第四阶段T4、第五阶段T5，显示装置的各像素电路的工作过程与上文中的第三阶段t3、第四阶段t4、第五阶段t5相同，在此不再赘述。
需要说明的是，显示装置采用图8所示的时序图时，在第二阶段T2，n条第一栅信号线Gate1逐行依次输出有效电平，m条脉宽数据电压线同时输出第一数据电压，将脉宽数据电压端DATAPWM的第一数据电压逐行写入对应的第一控制节点NPWM。在第四阶段T4，m条脉幅数据电压线同时输出第二数据电压，各像素电路同时将将脉幅数据电压端DATAPAM的第二数据电压写入第二控制节点NPAM。在第五阶段T5，各发光模块同时开始发光，但各发光模块的发光时长被脉宽控制模块控制。
需要说明的是，在图8所示的一帧时间的时序图中，显示装置的工作时序为第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、第五阶段T5。在其它实施例中，显示装置的工作时序可以为第三阶段T3、第四阶段T4、第一阶段T1、第二阶段T2、第五阶段T5。
本公开实施例还提供一种像素电路的驱动方法，应用于本公开任一实施例中的像素电路。驱动方法可以包括：
在第一控制节点的控制下，将脉宽数据电压端的第一数据电压写入第一控制节点；
在第二控制节点的控制下，将脉幅数据电压端的第二数据电压写入第二控制节点；
控制电源端的电压被配置为在发光控制阶段随时间变化，发光控制阶段包括发光阶段和停止发光阶段，在发光阶段，基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端断开，在第一控制节点的数据电压的控制下，向串联连接在第一电源端和第二电源端之间的发光模块提供驱动信号；在停止发光阶段，基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端连通，停止向发光模块提供驱动信号。
在一种实施方式中，驱动方法还可以包括：在第一复位信号端的控制下，向第一控制节点提供第一电源端的信号；在第二复位信号端的控制下，向第二控制节点提供第一电源端的信号。
上文中已经详细介绍了像素电路的具体驱动过程，在此不再赘述。
本公开实施例还提供一种显示装置的显示驱动方法，应用于本公开实施例中的显示装置。显示驱动方法包括：
逐行开启n行像素的n条第一栅信号线，n行像素的各像素电路在第一控制节点和对应的第一栅信号线的第一栅信号的控制下，将脉宽数据电压端的第一数据电压逐行写入对应的第一控制节点；
在第二控制节点和第二栅信号线的第二栅信号的控制下，各像素的像素电路均将脉幅数据电压端的第二数据电压写入对应的第二控制节点；
在发光控制阶段，控制电源端的电压被配置为随时间变化，发光控制阶段包括发光阶段和停止发光阶段，在发光阶段，各像素的像素电路基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端断开，在第二控制节点的数据电压的控制下，向串联连接在第一电源端和第二电源端之间的发光模块提供驱动信号；在停止发光阶段，各像素的像素电路基于第一控制节点的数据电压与控制电源端的电压，第二控制节点与控制电源端连通，第二控制节点的电压与控制电源端电压相同，停止向发光模块提供驱动信号。
本公开实施例中的显示装置，在显示一帧画面时，各像素中的发光模块的驱动电流可以保持稳定，可以防止画面色彩再现性下降。
上文中已经详细介绍了本公开实施例中显示装置的显示驱动过程，在此不再赘述。
本公开实施例中的图5显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
图5在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种像素电路，其特征在于，包括：
脉宽控制模块，分别与第一控制节点、所述第一电源端、所述第二电源端、第二控制节点、脉宽数据电压端和控制电源端连接，被配置为在所述第一控制节点的控制下，将所述脉宽数据电压端的第一数据电压写入所述第一控制节点；
脉幅控制模块，分别与第一电源端、第二电源端、所述第二控制节点和脉幅数据电压端连接，被配置为在所述第二控制节点的控制下，将所述脉幅数据电压端的第二数据电压写入所述第二控制节点；所述脉幅控制模块还被配置为在所述第二控制节点的数据电压的控制下，向串联连接在所述第一电源端和所述第二电源端之间的发光模块提供驱动信号；
所述控制电源端的电压被配置为在发光控制阶段随时间变化，以使所述脉宽控制模块基于所述第一控制节点的数据电压与所述控制电源端的电压，控制所述第二控制节点与所述控制电源端的断开时长，以控制所述脉幅控制模块向所述发光模块提供驱动信号的时长。
2.根据权利要求1所述的像素电路，其特征在于，所述脉宽控制模块包括：
第一存储子模块，分别与所述第二电源端和所述第一控制节点连接，被配置为存储所述第一控制节点的信号；
第一数据写入子模块，分别与所述第一控制节点、第一栅信号端、第一节点、第二节点和所述脉宽数据电压端连接，被配置为在所述第一控制节点和所述第一栅信号端的信号的控制下，将所述脉宽数据电压端的第一数据电压写入所述第一控制节点；
第一控制子模块，分别与控制信号端、所述第二控制节点、所述第一节点、所述第二节点和所述控制电源端连接，被配置为在所述控制信号端的信号的控制下，使得所述第二控制节点和所述第一节点连通、所述第二节点和所述控制电源端连通；
所述第一数据写入子模块还被配置为基于所述第一控制节点的数据电压与所述控制电源端的电压，控制所述第一节点和所述第二节点的断开时长，以控制所述第二控制节点与所述控制电源端的断开时长。
3.根据权利要求2所述的像素电路，其特征在于，所述脉宽控制模块还包括第一初始化子模块，所述第一初始化子模块分别为与所述第一电源端、第一复位信号端和所述第一控制节点连接，被配置为在所述第一复位信号端的信号的控制下，向所述第一控制节点提供所述第一电源端的信号。
4.根据权利要求2所述的像素电路，其特征在于，所述脉宽控制模块包括以下中至少之一：
所述第一存储子模块包括第一存储电容，所述第一存储电容的两个极板分别与所述第二电源端和所述第一控制节点连接；
所述第一数据写入子模块包括第二晶体管、第三晶体管和第四晶体管，所述第二晶体管的栅极与所述第一栅信号端连接，所述第二晶体管的第一极与所述脉宽数据电压端连接，所述第二晶体管的第二极与所述第二节点连接；所述第三晶体管的栅极与所述第一控制节点连接，所述第三晶体管的第一极与所述第二节点连接，所述第三晶体管的第二极与所述第一节点连接；所述第四晶体管的栅极与所述第一栅信号端连接，所述第四晶体管的第一极与所述第一节点连接，所述第四晶体管的第二极与所述第一控制节点连接；
所述第一控制子模块包括第五晶体管和第一晶体管，所述第五晶体管的栅极与所述控制信号端连接，所述第五晶体管的第一极与所述第二控制节点连接，所述第五晶体管的第二极与所述第一节点连接，所述第一晶体管的栅极与所述控制信号端连接，所述第一晶体管的第一极与所述第二节点连接，所述第一晶体管的第二极与所述控制电源端连接。
5.根据权利要求3所述的像素电路，其特征在于，所述第一初始化子模块包括第六晶体管，所述第六晶体管的栅极与所述第一复位信号端连接，所述第六晶体管的第一极与所述第一电源端连接，所述第六晶体管的第二极与所述第一控制节点连接。
6.根据权利要求1-5中任一项所述的像素电路，其特征在于，所述脉幅控制模块包括：
第二存储子模块，分别与所述第二电源端和所述第二控制节点连接，被配置为存储所述第二控制节点的信号；
第二数据写入子模块，分别与所述第二控制节点、第二栅信号端、第三节点、第四节点和所述脉幅数据电压端连接，被配置为在所述第二控制节点和所述第二栅信号端的信号的控制下，将所述脉幅数据电压端的第二数据电压写入所述第二控制节点；
第二控制子模块，分别与控制信号端、所述第三节点、所述第四节点、所述第一电源端和所述第二电源端连接，被配置为在所述控制信号端的控制下，使得所述第一电源端和所述第三节点连通、所述第四节点和所述第二电源端连通；
所述第二数据写入子模块还被配置为在所述第二控制节点的数据电压的控制下，使得所述第三节点和所述第四节点连通，以向串联连接在所述第一电源端和所述第二电源端之间的发光模块提供驱动信号。
7.根据权利要求6所述的像素电路，其特征在于，所述脉幅控制模块还包括第二初始化子模块，所述第二初始化子模块分别与所述第一电源端、第二复位信号端和所述第二控制节点连接，被配置为在所述第二复位信号端的信号的控制下，向所述第二控制节点提供所述第一电源端的信号。
8.根据权利要求6所述的像素电路，其特征在于，所述脉幅控制模块包括以下中至少之一：
所述第二存储子模块包括第二存储电容，所述第二存储电容的两个极板分别与所述第二控制节点和所述第二电源端连接；
所述第二数据写入子模块包括第八晶体管、第九晶体管和第十晶体管，所述第八晶体管的栅极与所述第二栅信号端连接，所述第八晶体管的第一极与所述脉幅数据电压端连接，所述第八晶体管的第二极与所述第四节点连接；所述第九晶体管的栅极与所述第二控制节点连接，所述第九晶体管的第一极与所述第四节点连接，所述第九晶体管的第二极与所述第三节点连接；所述第十晶体管的栅极与所述第二栅信号端连接，所述第十晶体管的第一极与所述第三节点连接，所述第十晶体管的第二极与所述第二控制节点连接；
第二控制子模块包括第七晶体管和第十一晶体管，所述第七晶体管的栅极和所述第十一晶体管的栅极均与所述控制信号端连接，所述第七晶体管的第一极与所述第四节点连接，所述第七晶体管的第二极与所述第二电源端连接；所述第十一晶体管的第一极与所述第一电源端连接，所述第十一晶体管的第二极与所述第三节点连接。
9.根据权利要求7所述的像素电路，其特征在于，所述第二初始化子模块包括第十二晶体管，所述第十二晶体管的栅极与第二复位信号端连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极与所述第二控制节点连接。
10.根据权利要求1所述的像素电路，其特征在于，所述控制电源端的电压被配置为在发光控制阶段由第一电压值随时间变化至第二电压值，所述第一控制节点的数据电压介于所述第一电压值和所述第二电压值之间。
11.一种像素电路的驱动方法，其特征在于，应用于权利要求1-10中任一项所述的像素电路，所述驱动方法包括：
在第一控制节点的控制下，将脉宽数据电压端的第一数据电压写入所述第一控制节点；
在第二控制节点的控制下，将脉幅数据电压端的第二数据电压写入所述第二控制节点；
控制电源端的电压被配置为在发光控制阶段随时间变化，所述发光控制阶段包括发光阶段和停止发光阶段，在所述发光阶段，基于所述第一控制节点的数据电压与所述控制电源端的电压，所述第二控制节点与所述控制电源端断开，在所述第一控制节点的数据电压的控制下，向串联连接在所述第一电源端和所述第二电源端之间的发光模块提供驱动信号；在所述停止发光阶段，基于所述第一控制节点的数据电压与所述控制电源端的电压，所述第二控制节点与所述控制电源端连通，停止向所述发光模块提供驱动信号。
12.根据权利要求11所述的驱动方法，其特征在于，所述驱动方法还包括：
在第一复位信号端的控制下，向所述第一控制节点提供第一电源端的信号；
在第二复位信号端的控制下，向所述第二控制节点提供所述第一电源端的信号。
13.一种显示装置，其特征在于，包括权利要求1-10中任一项所述的像素电路。
14.根据权利要求13所述的显示装置，其特征在于，包括n行像素，各所述像素均采用所述像素电路，每一行像素对应一条第一栅信号线，各所述像素的像素电路中的脉宽控制模块与对应的第一栅信号线连接，各所述像素的像素电路中的脉幅控制模块均与第二栅信号线连接。
15.一种显示驱动方法，其特征在于，应用于权利要求14所述的显示装置，其特征在于，所述显示驱动方法包括：
逐行开启n行像素的n条第一栅信号线，n行像素的各像素电路在第一控制节点和对应的第一栅信号线的第一栅信号的控制下，将脉宽数据电压端的第一数据电压逐行写入对应的第一控制节点；
在第二控制节点和所述第二栅信号线的第二栅信号的控制下，各像素的像素电路均将脉幅数据电压端的第二数据电压写入对应的第二控制节点；
在发光控制阶段，控制电源端的电压被配置为随时间变化，所述发光控制阶段包括发光阶段和停止发光阶段，在所述发光阶段，各像素的像素电路基于所述第一控制节点的数据电压与所述控制电源端的电压，所述第二控制节点与所述控制电源端断开，在所述第二控制节点的数据电压的控制下，向串联连接在所述第一电源端和所述第二电源端之间的发光模块提供驱动信号；在所述停止发光阶段，各像素的像素电路基于所述第一控制节点的数据电压与所述控制电源端的电压，所述第二控制节点与所述控制电源端连通，所述第二控制节点的电压与所述控制电源端电压相同，停止向所述发光模块提供驱动信号。
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