CN113985256A - 一种fpga寿命试验方法 - Google Patents
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Abstract
本发明涉及一种FPGA寿命试验方法，属于FPGA芯片的寿命试验技术领域。该方法执行如下步骤：1）设置寿命试验电路的各项配置；2）设置试验所需的外部激励条件；3）利用内插环振电路对器件结温进行测量以实现对输入时钟工作频率进行反馈修改与迭代优化，并通过与所述FPGA连接的LED状态指示灯对寿命试验过程中器件的状态进行监测，保证寿命试验过程中结温达到规定值。本寿命试验方法通过内插环振电路的方法进行温度测试。在建立振荡频率与温度的线性关系后，只要通过环振的输出频率即可获得其对应的温度。
Description
技术领域
本发明涉及一种FPGA寿命试验方法，属于FPGA芯片的寿命试验技术领域。
背景技术
FPGA具有可编程、高集成度、高速和高可靠性等优点。通过配置器件内部的逻辑功能和输入/输出端口，将原来电路板级实现的设计放在芯片中进行，提高了电路性能，缩小了电路体积，降低了电路功耗，有效提高了设计的灵活性和效率。
通过寿命试验，可以有效剔除由工艺缺陷造成的含内在固有缺陷的器件，保证器件的失效率水平满足用户需求。如不开展寿命试验，含有缺陷的器件在使用条件下会出现初期致命失效或早期寿命失效。
寿命试验使用应力在不破坏产品电气性能的前提下从一批产品中剔除那些在原材料、设计、生产等方面因潜在不良因素而造成的有缺陷的会早期失效的产品；以此挑出合格的产品，使产品的可靠性得到保障。在可靠性试验中，寿命试验是其中的耗时最长、设计最为复杂的试验。
发明内容
本发明要解决的技术问题是：提供一种FPGA寿命试验方法，可用于FPGA芯片的筛选试验、鉴定试验和质量一致性试验。
为了解决上述技术问题，本发明提出的技术方案是：一种FPGA寿命试验方法，执行如下步骤：
1）设置寿命试验电路的各项配置；
其中包括，寿命试验电路配置模式选取、可编程逻辑资源的处理方式、嵌入式乘法器的处理方式、块存储器的处理方式、用户IO的处理方式；
2）设置试验所需的外部激励条件；
其中包括，寿命试验电压、输入端要求、输出端要求、输入信号要求、幅度、电阻R、输入激励信号、逻辑输出信号；
3）利用内插环振电路对器件结温进行测量以实现对输入时钟工作频率进行反馈修改与迭代优化，并通过与所述FPGA连接的LED状态指示灯对寿命试验过程中器件的状态进行监测，保证寿命试验过程中结温达到规定值。
上述方案的进一步改进是：所述寿命试验电路配置模式选取为串行配置模式、被动串行配置模式、单片机或daisy-chain方式中的一种进行配置。
上述方案的进一步改进是：所述可编程逻辑资源配置为异或逻辑门结构。
上述方案的进一步改进是：所述嵌入式乘法器为有符号数、有输入寄存、有输出流水线寄存、36b×36b位的工作模式。
上述方案的进一步改进是：所述块存储器为真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式。
上述方案的进一步改进是：所述用户IO中作为输出端的用户IO均配置为LVTTL协议，设置为最大电流驱动。
上述方案的进一步改进是：寿命试验电压，VCCINT 为1.5V，VCCO为3.3V，VCCAUX为3.3V；输入端要求，输入端使用晶振提供的方波信号，占空比为40%~60％；输出端要求，配置为LVTTL协议，3.3V输出电平，选择24mA最大驱动能力；输入信号要求，方波，占空比为40%~60％；幅度，VIH应在2V到3.6V范围内，VIL应在0V到0.8V范围内，转换时间t小于等于250ns；电阻R为1×(1±10%)kΩ范围内。
本发明的有益效果是：本寿命试验方法通过内插环振电路的方法进行温度测试。通过在待测电路中插入环形振荡器测温度的物理机理，就是反相器的门延时会随着其周围环境温度的升高而呈近似线性增大的趋势，具体体现在环形振荡器的振荡频率随温度升高而下降。在建立振荡频率与温度的线性关系后，只要通过环振的输出频率即可获得其对应的温度。
附图说明
图1是本发明是实施例的一种FPGA寿命试验方法的寿命试验电路的原理框图。
图2是本发明是实施例的一种FPGA寿命试验方法的环振测温电路原理框图。
具体实施方式
实施例一
本实施例的一种FPGA寿命试验方法，执行如下步骤：
1）设置寿命试验电路的各项配置；
其中包括，寿命试验电路配置模式选取、可编程逻辑资源的处理方式、嵌入式乘法器的处理方式、块存储器的处理方式、用户IO的处理方式；
2）设置试验所需的外部激励条件；
其中包括，寿命试验电压、输入端要求、输出端要求、输入信号要求、幅度、电阻R、输入激励信号、逻辑输出信号；
3）利用内插环振电路对器件结温进行测量以实现对输入时钟工作频率进行反馈修改与迭代优化，并通过与所述FPGA连接的LED状态指示灯对寿命试验过程中器件的状态进行监测，保证寿命试验过程中结温达到规定值。
寿命试验的电路应尽可能最大覆盖FPGA芯片内部的BRAM、DSP、IO、DFF及LUT资源。在BRAM中实现最大位宽的RAM数据存储与读取；在DSP中实现最大位宽的乘法运算；在DFF与LUT中实现四输入异或功能。
FPGA采用被动串行配置模式，与配置芯片PROM的信号连接方式如图1所示，配置时钟由晶振提供，DONE管脚和INIT_B管脚需接上拉电阻。
在串行配置模式下，FPGA在每个CCLK周期中装载1个配置位。PROG_B为配置逻辑同步复位信号，低电平有效，INIT_B升高后开始进行配置，DONE为配置完成标识信号。
在串行配置模式下，FPGA在每个CCLK周期中装载1个配置位。在被动串行模式下，FPGA的CCLK管脚由片外时钟源来驱动，FPGA还可以由其他逻辑来进行配置，比如单片机或者是以daisy-chain方式进行配置。
可编程逻辑资源通常由LUT模块和DFF模块构成，为了在寿命试验电路中覆盖全部的LUT模块和DFF模块，需将全部资源配置为异或逻辑门结构。
在每个可编程逻辑模块内部，LUT的输出全部通过可编程触发器进行寄存，寄存后的输出通过内部通道级联到下一级LUT的lut_a端口上，并由最后一个可编程触发器输出最终的异或逻辑结果。
嵌入式乘法器是FPGA内部一种重要的IP硬核，主要用于数字信号处理。相较于查找表，其具有速度快、功耗低、资源占用少等优点。对于一般FPGA芯片而言，嵌入式乘法器可实现9b×9b、18b×18b、36b×36b位的乘法运算。根据数据位宽的不同，一个嵌入式乘法器模块可并行处理多个乘法运算。一个嵌入式乘法器模块可同时完成：8个9b×9b的乘法；或4个18b×18b的乘法；或1个36b×36b的乘法。
乘法的操作数可以是无符号数和有符号数，signa和signb分别用来表示两个操作数是否是有符号数，通常逻辑1表示有符号数，0表示无符号数。如果任何一个操作数是有符号数，则结果也是有符号数。这两个信号影响整个嵌入式乘法器模块，即嵌入式乘法器模块里所有的操作数（A或B）都有相同的符号数特性。
FPGA嵌入式乘法器的数据输入模式可以被配置成有寄存和无寄存两种，就测试而言无寄存模式是包括在有寄存器模式中的，故只需测试验证有寄存模式。整个嵌入式乘法器相当于一个组合逻辑块，A、B值的变化都会在输出OUT反映出来，输出结果可以送到流水线寄存器或直接旁路出去。
综上，寿命试验电路应采用有符号数、有输入寄存、有输出流水线寄存、36b×36b的工作模式。
对于一般的通用FPGA芯片而言， BRAM支持的工作模式包括RAM（Random AccessMemory，随机存储器）模式和ROM（Read-Only Memory，只读存储器）模式；支持的端口模式包括：包模式、单端口模式、简单双端口模式和真双端口模式；支持的时钟模式包括：单时钟模式、读写时钟模式和独立时钟模式；支持的字宽模式包括：1位、2位、4位、8位、9位、16位、18位、32位、36位等。数据输入模式可以被配置成有寄存和无寄存两种，就测试而言，无寄存模式是包括在有寄存器模式中的，故在寿命试验电路中将其配置为有寄存模式。
综上，寿命试验电路应采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式作为BRAM的典型工作模式。
用户IO分为三部分，一部分为激励输入端、一部分为逻辑输出端Dout，另一部分为IO链。
除激励输入信号外，其余所有用户IO通过PCB轨线与FPGA内部配置形成一条扫描链，IO扫描链的输出为Dout。所有输出IO均配置为LVTTL协议，选择最大电流驱动能力。
寿命试验电路所施加的外部条件如下：
（1）寿命试验电压：VCCINT 为1.5V，VCCO为3.3V，VCCAUX为3.3V；
（2）输入端要求：输入端使用晶振提供的方波信号，占空比为40%~60％；
（3）输出端要求：配置为LVTTL协议，3.3V输出电平，选择24mA最大驱动能力；
（4）输入信号要求：方波，占空比为40%~60％；
（5）幅度：VIH应在2V到3.6V范围内，VIL应在0V到0.8V范围内，转换时间t小于等于250 ns；
（6）R应为1×(1±10%)kΩ范围内。
输入激励信号：一路时钟输入信号Din，作为数据输入激励；一路电路复位信号rst_n，低电平有效，通过按键进行复位操作。
逻辑输出信号：1位标志数据输出信号，该信号输出后接LED指示灯，在试验过程中进行观测。在寿命试验过程中，如LED灯指示错误，进行故障诊断并重新上电。
本实施例的内部结温通常要求达到145℃。为保证寿命试验过程中器件的结温达到规定值，且不发生过寿命试验，需要对寿命试验过程中的器件实际结温进行测量，据此对输入时钟工作频率进行反馈修改与迭代优化。
本寿命试验方法通过内插环振电路的方法进行实时温度测试。为保证温度测试的准确性，并抑制电源电压对环振振荡频率影响，设定反相器级数为25。为避免插入的测温电路自身产热造成的温度影响，通常只让测温电路运行相对较短的一段时间。
如图2所示为环振测温电路原理框图，利用内插环振监测寿命试验结温的测试方案如下：
（1）根据当前的配置码流确定可以插入测温电路的空余位置，插入多组测温电路，并将修改后的码流配置到待测的FPGA中。每个测温电路的工作原理均一致。
（2）在复位信号reset有效时，环振使能端Ring_Enable和频率计数器的使能端Capture_Enable均处于使能无效状态。待复位信号reset放开后，测温电路开始工作，使能产生计数器开始在外部时钟的驱动下计数，同时让Ring_Enable有效。
（3）当使能产生计数器的值计到1023时，让Capture_Enable有效，频率计数器在环振输出时钟Clk_out的驱动下计数。 为了确保环振有足够的时间起振，保留使能产生计数器从0计数到1024充足的时间裕量。
（4） 当使能产生计数器的值计到2047时，让Capture_Enable和Ring_Enable均无效。此时根据频率计数器中的计数值和外部时钟的频率即可计算出环形振荡器的振荡频率。
（5）配置监测板根据收到的频率计数器的计数值计算出当前测温电路所在位置的温度。同时利用Capture_Enable的边沿触发使得复位信号reset有效，测温电路停止工作。
本发明不局限于上述实施例所述的具体技术方案，除上述实施例外，本发明还可以有其他实施方式。对于本领域的技术人员来说，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等形成的技术方案，均应包含在本发明的保护范围之内。
Claims (7)
1.一种FPGA寿命试验方法，其特征在于，执行如下步骤：
1）设置寿命试验电路的各项配置；
其中包括，寿命试验电路配置模式选取、可编程逻辑资源的处理方式、嵌入式乘法器的处理方式、块存储器的处理方式、用户IO的处理方式；
2）设置试验所需的外部激励条件；
其中包括，寿命试验电压、输入端要求、输出端要求、输入信号要求、幅度、电阻R、输入激励信号、逻辑输出信号；
3）利用内插环振电路对器件结温进行测量以实现对输入时钟工作频率进行反馈修改与迭代优化，并通过与所述FPGA连接的LED状态指示灯对寿命试验过程中器件的状态进行监测，保证寿命试验过程中结温达到规定值。
2.根据权利要求1所述的一种FPGA寿命试验方法，其特征在于：所述寿命试验电路配置模式选取为串行配置模式、被动串行配置模式、单片机或daisy-chain方式中的一种进行配置。
3.根据权利要求1所述的一种FPGA寿命试验方法，其特征在于：所述可编程逻辑资源配置为异或逻辑门结构。
4.根据权利要求1所述的一种FPGA寿命试验方法，其特征在于：所述嵌入式乘法器为有符号数、有输入寄存、有输出流水线寄存、36b×36b位的工作模式。
5.根据权利要求1所述的一种FPGA寿命试验方法，其特征在于：所述块存储器为真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式。
6.根据权利要求1所述的一种FPGA寿命试验方法，其特征在于：所述用户IO中作为输出端的用户IO均配置为LVTTL协议，设置为最大电流驱动。
7. 根据权利要求1所述的一种FPGA寿命试验方法，其特征在于：寿命试验电压，VCCINT为1.5V，VCCO为3.3V，VCCAUX为3.3V；输入端要求，输入端使用晶振提供的方波信号，占空比为40%~60％；输出端要求，配置为LVTTL协议，3.3V输出电平，选择24mA最大驱动能力；输入信号要求，方波，占空比为40%~60％；幅度，VIH应在2V到3.6V范围内，VIL应在0V到0.8V范围内，转换时间t小于等于250 ns；电阻R为1×(1±10%)kΩ范围内。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20220128 |
|
| RJ01 | Rejection of invention patent application after publication |