CN113971983A - 非易失性存储器件、操作方法、控制器以及存储设备 - Google Patents

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朴世桓
金真怜
朴一汉
姜奎满
南尚完
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Abstract

一种非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储块，每个所述存储块包括连接到多条字线和多条位线的多个存储单元；行译码器，所述行译码器被配置为基于地址在所述多个存储块当中选择一个存储块；电压发生器，所述电压发生器被配置为施加与所述多条字线当中的选定字线和未选字线相对应的字线电压；页面缓冲器，所述页面缓冲器连接到所述多条位线，并且被配置为从与所述多个存储块当中的所选择的存储块的所述选定字线当中的一条字线连接的存储单元读取数据；以及控制逻辑，所述控制逻辑被配置为控制所述行译码器、所述电压发生器和所述页面缓冲器。

Description

非易失性存储器件、操作方法、控制器以及存储设备
相关申请的交叉引用
本申请要求于2020年7月22日在韩国知识产权局提交的韩国专利申请No.10-2020-0090763的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及非易失性存储器件。
背景技术
通常，存储设备在写入操作中使用纠错码(ECC)电路生成纠错码，并且存储设备在读取操作中参照纠错码来纠正数据中的错误。然而，由于存储设备的存储单元的劣化程度可能相对严重，因此存在无法通过ECC电路进行纠正的情况。在这种情况下，可以执行与正常读取操作不同的、使用感测技术的读取重试(read retry)操作。
发明内容
本发明构思的一方面在于提供一种用于提高数据的可靠性的非易失性存储器件、其操作方法、用于控制其的控制器以及具有其的存储设备。
本发明构思的一方面在于提供一种用于确定单元状态的非易失性存储器件、其操作方法、用于控制其的控制器以及具有其的存储设备。
本发明构思的一方面在于提供一种用于在不劣化系统性能的情况下获取单元状态信息的非易失性存储器件、其操作方法、用于控制其的控制器以及具有其的存储设备。
根据本发明构思的一方面，一种非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储块，每个所述存储块包括连接到多条字线和多条位线的多个存储单元。所述非易失性存储器件还包括：行译码器，所述行译码器被配置为基于地址在所述多个存储块当中选择一个存储块；电压发生器，所述电压发生器被配置为施加与所述多条字线当中的选定字线和未选字线相对应的字线电压；页面缓冲器，所述页面缓冲器连接到所述多条位线，并且被配置为从与所述多个存储块当中的所选择的存储块的所述选定字线当中的一条字线连接的存储单元读取数据；以及控制逻辑，所述控制逻辑被配置为控制所述行译码器、所述电压发生器和所述页面缓冲器。所述控制逻辑包括异构多感测电路，所述异构多感测电路被配置为：基于健康检查命令，在不同的感测条件下，针对至少两个阈值电压分布执行多个感测操作；以及向外部设备输出与所执行的多个感测操作相对应的单元状态信息。
根据本发明构思的一方面，一种非易失性存储器件包括：存储单元区域，所述存储单元区域具有第一金属焊盘；以及外围电路区域，所述外围电路区域具有第二金属焊盘，并且通过所述第一金属焊盘和所述第二金属焊盘在垂直方向上连接到所述存储单元区域。所述非易失性存储器件包括：存储单元阵列，所述存储单元阵列设置在所述存储单元区域中，并且包括多个存储块，每个所述存储块包括连接到多条字线和多条位线的多个存储单元。所述非易失性存储器件还包括：行译码器，所述行译码器设置在所述外围电路区域中，并且被配置为在所述多条字线当中选择一条字线；页面缓冲器电路，所述页面缓冲器电路设置在所述外围电路区域中，并且包括连接到所述多条位线的多个页面缓冲器；以及控制逻辑，所述控制逻辑设置在所述外围电路区域中，并且被配置为：通过控制引脚接收命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号和数据选通(DQS)信号；以及根据所接收到的CLE信号和所接收到的ALE信号在所接收到的WE信号的边缘处锁存命令或地址，以执行异构多感测操作。所述异构多感测操作包括：在不同感测条件下针对至少两个阈值电压分布执行的多个感测操作。
根据本发明构思的一方面，一种操作非易失性存储器件的方法包括：接收健康检查命令；基于接收到所述健康检查命令，在不同感测条件下执行异构多感测操作；以及向外部设备输出与所执行的异构多感测操作相对应的单元状态信息。所述异构多感测操作包括：在所述不同感测条件下执行的多个感测操作，并且分别与所述多个感测操作相对应的页面缓冲器组被设置。
根据本发明构思的一方面，一种控制器包括：控制引脚，所述控制引脚被配置为向至少一个非易失性存储器件提供命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号和数据选通(DQS)控制信号。所述控制器还包括纠错电路，所述纠错电路被配置为从所述至少一个非易失性存储器件接收第一读取操作的数据，并纠正所接收到的数据内的至少一个错误。所述控制器还包括至少一个处理器，所述至少一个处理器被配置为：基于所接收到的数据内的所述至少一个错误不能被纠正，发出健康检查命令，向所述至少一个非易失性存储器件发送所发出的健康检查命令，从所述至少一个非易失性存储器件接收与所发送的健康检查命令相对应的单元状态信息，基于所接收到的单元状态信息改变读取电平，并基于改变后的读取电平在所述至少一个非易失性存储器件中执行第二读取操作。
根据本发明构思的一方面，一种存储设备包括至少一个非易失性存储器件和控制器，所述控制器包括控制引脚，所述控制器被配置为通过所述控制引脚向所述至少一个非易失性存储器件提供命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号和数据选通(DQS)信号，所述控制器还被配置为从所述至少一个非易失性存储器件读取数据。所述至少一个非易失性存储器件被配置为：根据所提供的CLE信号和所提供的ALE信号在所提供的WE信号的边缘处锁存健康检查命令，以执行异构多感测操作，并向所述控制器输出与所执行的异构多感测操作相对应的单元状态信息。所述异构多感测操作包括：在不同感测条件下针对至少两个阈值电压分布执行的多个感测操作。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的上述以及其他方面、特征和优点，其中：
图1是示出根据本发明构思的实施例的存储设备10的图。
图2是示出图1所示的非易失性存储器件100的图。
图3是示出图1所示的存储块中的一个存储块BLK1的电路图的图。
图4是示出根据本发明构思的实施例的用于识别非易失性存储器件100中的阈值电压分布的读取电平的图。
图5A和图5B是示出根据本发明构思的实施例的异构多感测(heterogeneousmulti-sensing)操作的图。
图6A、图6B和图6C是示出在不同的读取电平RD1和RD2或不同的产生时间(development time)DevT1和DevT2的条件下，对同一块BLK2中的同一条字线WLk执行的异构多感测操作的图。
图7A、图7B和图7C是示出在不同的读取电平RD1和RD2或不同的产生时间DevT1和DevT2的条件下，对同一块BLK2中的不同字线WLk和WLi执行的异构多感测操作的图。
图8A、图8B和图8C是示出在相同的读取电平RD1或相同的产生时间DevT1的条件下，对同一块BLK2中的不同字线WLk和WLi执行的异构多感测操作的图。
图9A、图9B和图9C是示出在不同的读取电平RD1和RD2或不同的产生时间DevT1和DevT2的条件下，对不同块BLK1和BLK2中的不同字线WLk和WLi执行的异构多感测操作的图。
图10是示出根据本发明构思的实施例的非易失性存储器件100的异构多感测操作的流程图。
图11是示出根据本发明构思的另一实施例的用于识别非易失性存储器件100中的阈值电压分布的读取电平的图。
图12A和图12B是示出由四个感测操作组成的异构多感测操作的图。
图13A和图13B是示出使用单元状态信息纠正读取电平的示例的图。
图14是示出根据本发明构思的实施例的使用连接到相邻字线WLi-1的存储单元的分布特性来确定出是否可以执行回收的示例的图。
图15是示出根据本发明构思的实施例的使用连接到相邻字线WLi+1的存储单元的分布特性来确定出相邻字线WLi+1是否断开的示例的图。
图16A是示出根据本发明构思的实施例的操作非易失性存储器件100的方法的流程图。
图16B是示出根据本发明构思的另一实施例的操作非易失性存储器件100的方法的流程图。
图17是示出根据本发明构思的实施例的读取存储设备10的方法的流程图。
图18是示出根据本发明构思的实施例的补偿存储设备10中的优化读取电平的过程的梯形图。
图19是示出根据本发明构思的另一实施例的存储设备20的图。
图20是示出根据本发明构思的实施例的被实现为C2C结构的非易失性存储器件1000的图。
图21是示出应用了根据本发明构思的实施例的存储器件的数据中心的图。
具体实施方式
以下，将以使得本发明构思的技术领域中的普通技术人员可以使用附图容易地实现的程度，对本发明构思的内容进行清楚且详细的描述。
根据本发明构思的实施例的非易失性存储器件、用于控制该非易失性存储器件的控制器、包括该非易失性存储器件的存储设备以及该非易失性存储器件的操作方法可以响应于健康检查命令，针对至少两个阈值电压分布对单元状态信息进行采样，并且可以使用采样的单元状态信息来检查存储单元的健康状态。在这种情况下，至少两个阈值电压分布可以对应于同一块中的同一条字线、同一块中的不同字线、或不同块中的不同字线。
图1是示出根据本发明构思的实施例的存储设备10的图。参照图1，存储设备10可以包括至少一个非易失性存储器件NVM 100和控制器CNTL 200。
至少一个非易失性存储器件100可以被实现为存储数据。非易失性存储器件100可以是NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。此外，非易失性存储器件100可以被实现为具有三维阵列结构。本发明构思可以应用于电荷存储层由导电浮栅形成的闪存器件和电荷存储层由绝缘膜形成的电荷俘获闪存(CTF)存储器件。在下文中，为了便于描述，非易失性存储器件100将被称为垂直NAND(VNAND)闪存器件。
另外，非易失性存储器件100可以被实现为包括多个存储块BLK1至BLKz(其中，z是大于或等于2的整数)以及控制逻辑150。
多个存储块BLK1至BLKz均可以包括多个页面Page 1至Page m，其中，m是大于或等于2的整数。多个页面Page 1至Page m均可以包括多个存储单元。多个存储单元均可以存储至少一位。
控制逻辑150可以从控制器CNTL 200接收命令CMD和地址ADD，并且可以被实现为在与地址ADD相对应的存储单元中执行与接收到的命令CMD相对应的操作(编程操作、读取操作、擦除操作等)。
另外，控制逻辑150可以包括异构多感测电路155。异构多感测电路155可以被实现为通过在不同的感测条件下执行感测操作来针对至少两个阈值电压分布采样单元状态信息。例如，异构多感测电路155可以在第一感测条件下执行与第一阈值电压分布相对应的第一感测操作，以获取第一条采样数据，并且可以在第二感测条件下执行与第二阈值电压分布相对应的第二感测操作，以获取第二条采样数据。在实施例中，第一感测条件和第二感测条件可以彼此不同。在实施例中，第一感测条件和第二感测条件均可以包括用于感测操作的电压信息(读取电平等)、时间信息(预充电时间、产生时间、恢复时间等)、位置信息(物理位置或类似物)等。
控制器CNTL 200可以通过传输控制信号(例如，命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号等)的多个控制引脚连接到至少一个非易失性存储器件100。此外，控制器CNTL 200可以被实现为使用控制信号(CLE、ALE、CE、WE、RE等)来控制非易失性存储器件100。例如，非易失性存储器件100可以根据CLE信号和ALE信号在WE信号的边缘处锁存命令(CMD)或地址(ADD)，以执行异构多感测操作。
另外，控制器200可以包括健康检查模块211。健康检查模块211可以以硬件、软件或固件来实现。健康检查模块211可以由控制器200中的至少一个处理器执行。
通常，存储设备可以使用关于非易失性存储器件中的阈值电压分布的单元状态信息来提高存储单元的可靠性。使用这样的单元状态信息来提高存储单元的可靠性的技术可以作为IP申请由三星电子提交，并且在US 9,437,310、US 9,977,711、US 10,424,388、US2020/0151539、US 2020/0152279、US10,229,749、US10,381,090和US10,607,708中进行了描述，这些申请通过引用并入本文。
通常，为了识别用于设置优化读取电平的阈值电压分布，存储设备可以通过第一读取电平的第一读取操作来确定导通/关断(on/off)单元，并且可以在被确定为关断单元的单元当中通过第二读取电平的第二读取操作来确定导通/关断单元，以输出单元计数数据。如上所述，因为用于设置读取电平的方法执行两次读取操作，所以与使用传统的预定义表(PDT)的方法相比，该方法的性能可能较差。
根据本发明构思的实施例的存储设备10可以在单次读取操作中输出关于在不同感测条件下的至少两个阈值电压分布的单元状态信息，与传统的存储设备相比，改善了等待时间性能。
图2是示出图1所示的非易失性存储器件100的图。参照图2，非易失性存储器件100可以包括存储单元阵列110、行译码器120、页面缓冲器电路130、输入/输出(I/O)缓冲器电路140、控制逻辑150、电压发生器160和单元计数器170。
存储单元阵列110可以通过字线WLs或者选择线SSL和GSL连接到行译码器120。存储单元阵列110可以通过位线BLs连接到页面缓冲器电路130。存储单元阵列110可以包括多个单元串。单元串的每个沟道可以在垂直方向或水平方向上形成。每个单元串可以包括多个存储单元。在这种情况下，通过提供给位线BLs或字线WLs的电压可以对多个存储单元进行编程、擦除或读取。通常，可以以页面为单位执行编程操作，并且可以以块为单位执行擦除操作。
行译码器120可以被实现为响应于地址ADD选择存储单元阵列110的存储块BLK1至BLKz中的任意存储块。行译码器120可以响应于地址ADD选择选定存储块的字线中的任意字线。行译码器120可以将与操作模式相对应的字线电压VWL传送给选定存储块的字线。在编程操作期间，行译码器120可以向选定字线施加编程电压和验证电压，并且可以向未选字线施加通过(pass)电压。在读取操作期间，行译码器120可以向选定字线施加读取电压，并且可以向未选字线施加读取通过电压。
页面缓冲器电路130可以被实现为用作写入驱动器或读出放大器。在编程操作期间，页面缓冲器电路130可以向存储单元阵列110的位线施加与要被编程的数据相对应的位线电压。在读取操作或验证读取操作期间，页面缓冲器电路130可以通过位线BL感测存储在选定存储单元中的数据。页面缓冲器电路130中包括的多个页面缓冲器PB1至PBn(其中，n是大于或等于2的整数)可以分别连接到至少一条位线。
多个页面缓冲器PB1至PBn均可以被实现为执行用于OVS操作的感测和锁存。例如，多个页面缓冲器PB1至PBn均可以在控制逻辑150的控制下执行多个感测操作以识别存储在选定存储单元中的一个状态。此外，在多个页面缓冲器PB1至PBn均存储了通过多个感测操作感测的数据之后，可以在控制逻辑150的控制下选择一个数据。例如，多个页面缓冲器PB1至PBn均可以执行多个感测操作以识别一个状态。另外，多个页面缓冲器PB1至PBn均可以选择或输出根据控制逻辑150的控制感测到的多个数据当中的优化数据。
输入/输出缓冲器电路140可以将外部提供的数据提供给页面缓冲器电路130。输入/输出缓冲器电路140可以将外部提供的命令CMD提供给控制逻辑150。输入/输出缓冲器电路140可以将外部提供的地址ADD提供给控制逻辑150或行译码器120。另外，输入/输出缓冲器电路140可以向外部输出由页面缓冲器电路130感测和锁存的数据。
控制逻辑150可以被实现为响应于从外部发送的命令CMD来控制行译码器120和页面缓冲器电路130。
控制逻辑150可以包括异构多感测电路155，其用于响应于健康检查命令(HCCMD，参见图1)来获取关于至少两个阈值电压分布的单元状态信息。
异构多感测电路155可以被实现为控制页面缓冲器电路130和电压发生器160以进行异构多感测操作。在这种情况下，异构多感测操作可以包括在不同感测条件下针对至少两个阈值电压分布的感测操作。另外，异构多感测电路155可以控制多个页面缓冲器PB1至PBn，以将与多个感测操作的结果中的每个结果相对应的感测数据存储在被设置在多个页面缓冲器PB1至PBn中的每个页面缓冲器中的多个锁存器集合中。
例如，异构多感测电路155可以响应于健康检查命令HCCMD，针对与第一页面缓冲器组(例如，奇数页面缓冲器)相对应的第一存储单元，以第一读取电平针对第一阈值电压分布执行第一感测操作，并且可以响应于健康检查命令HCCMD，针对与第二页面缓冲器组(例如，偶数页面缓冲器)相对应的第二存储单元，以第二读取电平针对第二阈值电压分布执行第二感测操作。异构多感测电路155可以向控制器200(参见图1)输出根据第一感测操作的存储在第一页面缓冲器组中的导通/关断单元信息和根据第二感测操作的存储在第二页面缓冲器组中的导通/关断单元信息，作为与健康检查命令HCCMD相对应的单元状态信息。
控制逻辑150可以被实现为执行用于在多个感测数据当中选择优化数据的处理。为了选择优化数据，控制逻辑150可以参考从单元计数器170提供的计数结果nC。
电压发生器160可以被实现为在控制逻辑150的控制下生成要分别施加到字线的各种类型的字线电压和要供应给形成存储单元的体(bulk)(例如，阱区域)的阱电压。分别施加到字线的字线电压可以包括编程电压、通过电压、读取电压、读取通过电压等。
单元计数器170可以被实现为根据页面缓冲器电路130感测到的数据，对与阈值电压范围相对应的存储单元的数目进行计数。例如，单元计数器170可以处理分别在多个页面缓冲器PB1至PBn中感测到的数据，以对具有在阈值电压范围内的阈值电压的存储单元的数目进行计数。
根据本发明构思的实施例的非易失性存储器件100可以响应于健康检查命令HCCMD执行异构多感测操作，以在单次读取操作中输出关于阈值电压分布的单元状态信息。
图3是示出图1所示的存储块中的一个存储块BLK1的电路图的图。参照图3，示出了具有三维结构的第一存储块BLK1。第一存储块BLK1可以包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22可以沿行方向和列方向布置，以形成行和列。
在实施例中，单元串CS11和CS12可以连接到串选择线SSL1a和SSL1b以形成第一行。单元串CS21和CS22可以连接到串选择线SSL2a和SSL2b以形成第二行。例如，单元串CS11和CS21可以连接到第一位线BL1以形成第一列。单元串CS12和CS22可以连接到第二位线BL2以形成第二列。
多个单元串CS11、CS12、CS21和CS22可以分别包括多个单元晶体管。例如，多个单元串CS11、CS12、CS21和CS22可以分别包括串选择晶体管SSTa和SSTb、多个存储单元MC1至MC8、接地选择晶体管GSTa和GSTb以及虚设存储单元DMC1和DMC2。例如，包括在多个单元串CS11、CS12、CS21和CS22中的多个单元晶体管可以分别是电荷俘获闪存(CTF)存储单元。
多个存储单元MC1至MC8可以串联连接，并且可以在垂直于由行方向和列方向形成的平面的高度方向上堆叠。串选择晶体管SSTa和SSTb可以串联连接，并且串联连接的串选择晶体管SSTa和SSTb可以设置在多个存储单元MC1至MC8与位线BLs之间。接地选择晶体管GSTa和GSTb可以串联连接，并且串联连接的接地选择晶体管GSTa和GSTb可以设置在多个存储单元MC1至MC8与公共源极线CSL之间。
在实施例中，第一虚设存储单元DMC1可以设置在多个存储单元MC1至MC8与接地选择晶体管GSTa和GSTb之间。例如，第二虚设存储单元DMC2可以设置在多个存储单元MC1至MC8与串选择晶体管SSTa和SSTb之间。
单元串CS11、CS12、CS21和CS22的接地选择晶体管GSTa和GSTb可以共同连接到接地选择线GSL。例如，同一行的接地选择晶体管可以连接到同一条接地选择线，而不同行的接地选择晶体管可以连接到不同的接地选择线。例如，第一行的单元串CS11和CS12的第一接地选择晶体管GSTa可以连接到第一接地选择线。类似地，在具有相同高度的第二串选择晶体管SSTb当中，同一行的串选择晶体管可以连接到同一条串选择线，而不同行的串选择晶体管可以连接到不同的串选择线。例如，第一行的单元串CS11和CS12的第二串选择晶体管SSTb可以共同连接到串选择线SSL1b，第二行的单元串CS21和CS22的第二串选择晶体管SSTb可以共同连接到串选择线SSL2b。
同一行的单元串的串选择晶体管可以共同连接到同一条串选择线。例如，第一行的单元串CS11和CS12的第一串选择晶体管SSTa和第二串选择晶体管SSTb可以共同连接到同一条串选择线。第二行的单元串CS21和CS22的第一串选择晶体管SSTa和第二串选择晶体管SSTb可以共同连接到同一条串选择线。
在实施例中，具有相同高度的虚设存储单元可以连接到同一条虚设字线，而具有不同高度的虚设存储单元可以连接到不同的虚设字线。例如，第一虚设存储单元DMC1可以连接到第一虚设字线DWL1，第二虚设存储单元DMC2可以连接到第二虚设字线DWL2。
在第一存储块BLK1中，可以以存储块或存储子块为单位执行擦除操作。当以存储块为单位执行擦除操作时，可以根据单个擦除请求同时擦除第一存储块BLK1的所有存储单元MC。当以存储子块为单位执行时，可以根据单个擦除请求同时擦除第一存储块BLK1的部分存储单元MC，并且可以禁止对其中的其他存储单元的擦除操作。可以向连接到被擦除的存储单元的字线供应低电压(例如，接地电压)，并且可以浮置连接到禁止被擦除的存储单元的字线。
图3中所示的第一存储块BLK1是说明性的。根据本发明构思，连接到单元晶体管的线GSL、WL、DWL、SSL等不受单元串的数目、行数、列数、或者单元晶体管(GST、MC、DMC、SST等)的数目的限制。
图4是示出根据本发明构思的实施例的用于识别非易失性存储器件100中的阈值电压分布的读取电平的图。参照图4，示出了八(8)个状态E以及P1至P7。为了识别非易失性存储器件100的存储单元的阈值电压分布，可能需要与擦除状态E相对应的第一单元状态信息和与最高编程状态P7相对应的第二单元状态信息。
在实施例中，第一单元状态信息可以包括根据第一读取电平的第一感测操作的导通单元信息(或第一多条采样数据)。在这种情况下，第一读取电平可以是与擦除状态E相对应的读取电平RD1。
在实施例中，第二单元状态信息可以包括根据第二读取电平的第二感测操作的关断单元信息(或第二多条采样数据)。在这种情况下，第二读取电平可以是与最高编程状态P7相对应的读取电平RD2。
可以理解的是，在图4中，被选择用于识别阈值电压分布的擦除状态E和编程状态P7仅是说明性的。在本发明构思中，可以以各种方式选择至少两个状态以识别阈值电压分布。
根据本发明构思的实施例的非易失性存储器件100可以通过异构多感测操作输出用于识别单元分布的多条采样数据。在这种情况下，在异构多感测操作中，可以在单个页面中对在各种条件下感测到的数据进行采样。为此，页面缓冲器电路130(参见图1)可以被划分成两个或更多个页面缓冲器组。页面缓冲器组可以分别存储在不同条件下感测的多条采样数据。非易失性存储器件100可以输出每个页面缓冲器组的多条采样数据，以进行具有单个页面大小的直接存储器访问(DMA)。
图5A和图5B是示出根据本发明构思的实施例的异构多感测操作的图。
参照图5A，需要以两个读取电平从单条字线读取数据的字线可以被设置为第一读取电平，然后可以由页面缓冲器当中的第一页面缓冲器来感测该字线，并且感测到的第一多条采样数据可以被存储在锁存器中。
之后，字线可以被设置为第二读取电平，然后可以通过页面缓冲器当中的第二页面缓冲器来感测该字线，并且感测到的第二多条采样数据可以被存储在锁存器中。
在实施例中，当输出读取数据时，可以通过数据输出线首先输出通过第一读取电平的第一感测操作读取的第一多条采样数据，并且可以连续地输出通过第二读取电平的第二感测操作读取的第二多条采样数据。
在实施例中，存储在页面缓冲器中的数据的大小可以是16KB。本发明构思的页面缓冲器的大小将不限于此。在实施例中，第一多条采样数据和第二多条采样数据的大小可以是8KB。本发明构思的多条采样数据的大小将不限于此。
如图5A所示，在执行了用于第一感测操作的页面缓冲器初始化操作(PBInit)之后，可以执行第一读取电平的第一感测操作(1stsensing)。在执行了对根据第一感测操作的第一多条采样数据的锁存操作之后，可以执行恢复操作(Rcy)。在这种情况下，锁存操作可以包括向数据锁存器发送感测锁存器的数据的操作。然后，可以执行用于根据第二读取电平的第二感测操作(2nd sensing)的页面缓冲器初始化操作。之后，在执行了对根据第二感测操作的第二多条采样数据的锁存操作之后，可以执行恢复操作。
在实施例中，在锁存操作完成之后，就绪&忙碌(RnB，也称为“就绪忙碌”)信号RnB(例如，RnBx)可以从低电平返回到高电平。在实施例中，在恢复操作之后，RnB信号RnB(例如，RnBi)可以在内部从低电平返回到高电平。
在实施例中，在RnB信号RnB从低电平返回到高电平之后，可以将第一页面缓冲器组的第一多条采样数据输出为第一读取电平数据，之后，可以将第二页面缓冲器组的第二多条采样数据输出为第二读取电平数据。
图5A示出了利用两次单阶单元(single-level cell，SLC)读取实现的异构多感测操作。可以利用多阶单元读取来实现本发明构思。
图5B示出了将要利用一次三阶单元(triple level cell，TLC)读取实现的异构多感测操作。参照图5B，与图5A所示的相比，通过TLC读取实现的异构多感测操作可以不包括根据第一感测操作的锁存操作、根据第一感测操作的恢复操作和用于第二感测操作的页面缓冲器初始化操作。
通常，随着NAND闪存的代际向着下一代发展以及单元缩小，单元可能变得容易劣化，并且性能和可靠性可能降低。为了对此进行补偿，可以根据情况适当地纠正读取电平。可以公开一种通过机器学习来分析单元分布并根据分析出的分布的形状确定读取电平的防御代码(defensive code)技术。因此，可能需要用于识别单元分布的许多附加读取操作。根据图1的实施例的非易失性存储器件可以使用异构多感测技术来更快地分析单元分布。
通常，防御代码技术可以是一种在多个预定义表(PDT)中为当前单元分布选择优化读取电平表的方法。常规的AI防御代码技术可以通过执行两次SLC读取操作来识别单元分布，然后可以选择优化读取电平。与使用根据两次SLC读取操作的PDT相比，延迟可能更长。本发明构思可以根据异构多感测操作执行单次读取操作以改善这种延迟问题，以在单个产品中快速提供优化读取电平而不会给系统造成负担。
根据本发明构思的实施例的非易失性存储器件100可以在单个就绪&忙碌信号内以两个或更多个读取电平对数据进行采样，并且可以输出采样数据。例如，当需要以两个读取电平读取的数据来识别阈值电压分布时，控制器200可以在非易失性存储器件100中执行异构多感测操作，从而以第一输出单位(例如，8K)执行感测操作，并且可以从第一DMA提取第一页面缓冲器组的第一多条采样数据(DMA1stData)，可以从第二DMA提取第二页面缓冲器组的第二多条采样数据(DMA2ndData)。
在图5A和图5B中示出的异构多感测操作可以包括对单条字线的两次感测操作。可以理解的是本发明构思的异构多感测操作不限于此。本发明构思的异构多感测操作可以根据至少一个读取电平、至少一个产生时间、至少一条字线和至少一个块的各种组合，将在多个页面缓冲器组中采样的单元状态信息存储在单个页面缓冲器电路130中。例如，页面缓冲器电路130的每个页面缓冲器组可以通过异构多感测操作根据各种组合存储多条采样数据，并且可以将其分别输出。根据本发明构思的实施例的非易失性存储器件100可以在单个就绪&忙碌和单个页面DMA中输出与不同的感测条件相对应的多条采样数据，而不是单个用户数据。
在下文中，将描述在各种条件下执行的异构多感测操作。
图6A、图6B和图6C是示出在不同读取电平RD1和RD2或不同产生时间DevT1和DevT2的条件下，对同一块BLK2中的同一条字线WLk执行的异构多感测操作的图。
如图6A所示，可以在与奇数编号的页面缓冲器PB1、PB3、PB5和PB7连接的位线BL1、BL3、BL5和BL7中以及在第二块BLK2中的连接到字线WLk的存储单元中，以第一读取电平RD1或在第一产生时间DevT1内执行第一感测操作。
如图6B所示，可以在与偶数编号的页面缓冲器PB2、PB4、PB6和PB8连接的位线BL2、BL4、BL6和BL8中以及在第二块BLK2中的连接到字线WLk的存储单元中，以第二读取电平RD2或在第二产生时间DevT2内执行第二感测操作。
如图6C所示，在异构多感测操作之后，第一多条采样数据1stR-Data可以存储在第一页面缓冲器组PB1、PB3、PB5和PB7中，并且第二多条采样数据2ndR-Data可以存储在第二页面缓冲器组PB2、PB4、PB6和PB8中。
图7A、图7B和图7C是示出在不同读取电平RD1和RD2或不同产生时间DevT1和DevT2的条件下，对同一块BLK2中的不同字线WLk和WLi执行的异构多感测操作的图。
参照图7A、图7B和图7C，在异构多感测操作中，与图6A、图6B和图6C中所示的相比，不同之处在于可以通过同一块BLK2中的连接到不同字线WLi的存储单元来执行第二感测操作。
图8A、图8B和图8C是示出在相同读取电平RD1或相同产生时间DevT1的条件下，对同一块BLK2中的不同字线WLk和WLi执行的异构多感测操作的图。
参照图8A、图8B和图8C，在异构多感测操作中，与图7A、图7B和图7C中所示的相比，不同之处在于可以以相同的读取电平RD1或者在相同的产生时间中执行第二感测操作。
图9A、图9B和图9C是示出在不同读取电平RD1和RD2或不同产生时间DevT1和DevT2的条件下，对不同块BLK1和BLK2中的不同字线WLk和WLi执行的异构多感测操作的图。
参照图9A、图9B和图9C，在异构多感测操作中，与图7A、图7B和图7C中所示的相比，不同之处在于可以对连接到与一个块BLK2的字线WLk相对应的第一块BLK1中的不同字线WLi的存储单元执行第二感测操作。
可以理解的是，图6A至图9C中描述的异构多感测操作仅是说明性的。在本发明构思的异构多感测操作中，可以在各种感测条件下在单次读取操作(单个命令)中执行多个感测操作。
图10是示出根据本发明构思的实施例的非易失性存储器件100的异构多感测操作的流程图。参照图1至图10，可以如下执行非易失性存储器件100的异构多感测操作。
可以从控制器200(参见图1)接收用于异构多感测操作的健康检查命令(HCCMD，参见图1)(S110)。在这种情况下，健康检查命令HCCMD可以包括用于执行异构多感测操作的位置信息。在实施例中，用于第一感测操作的位置信息可以与用于第二感测操作的位置信息相同。在另一实施例中，用于第一感测操作的位置信息可以不同于用于第二感测操作的位置信息。可以响应于健康检查命令HCCMD来初始化页面缓冲器(S111)。
之后，可以设置用于第一感测操作的第一感测条件(S112)。可以基于第一感测条件来执行与第一页面缓冲器组相对应的第一感测操作(S113)。之后，可以设置用于第二感测操作的第二感测条件(S114)。可以基于第二感测条件来执行与第二页面缓冲器组相对应的第二感测操作(S115)。然后，可以执行恢复操作(S116)。在恢复操作之后，可以将RnB信号返回到控制器200(S117)。
之后，可以从第一页面缓冲器组输出根据第一感测条件的第一多条采样数据(S118)，并且可以从第二页面缓冲器组输出根据第二感测条件的第二多条采样数据(S119)。
根据本发明构思的实施例的非易失性存储器件可以在异构多感测操作中输出三条或更多条采样数据。
图11是示出根据本发明构思的另一实施例的用于识别非易失性存储器件100中的阈值电压分布的读取电平的图。
参照图11，为了识别阈值电压分布，可以使用与擦除状态E相对应的第一读取电平RD1和第二读取电平RD2，并且可以使用与最高状态P7相对应的第三读取电平RD3和第四读取电平RD4。
图12A和图12B是示出由四个感测操作组成的异构多感测操作的图。
参照图12A，可以响应于健康检查命令HCCMD执行根据不同感测条件的四(4)次感测操作(1st Sensing至4th Sensing)，并且可以输出根据感测操作的多条采样数据(R-Data1至R-Data4)。
参照图12B，可以响应于健康检查命令HCCMD来执行根据不同感测条件的四(4)次感测操作，并且可以在四(4)次感测操作中存储针对多条采样数据的计算值。在实施例中，可以计算根据第一感测操作和第二感测操作的结果值并将其存储在第一页面缓冲器组中，并且可以计算根据第三感测操作和第四感测操作的结果值并将其存储在第二页面缓冲器组中。
之后，可以将存储在第一页面缓冲器组中的计算数据和存储在第二页面缓冲器组中的计算数据输出为具有与健康检查命令HCCMD相对应的单个页面大小的单元状态信息。
根据本发明构思的实施例的存储设备10可以使用单元状态信息来优化读取电平。
图13A和图13B是示出使用单元状态信息来纠正读取电平的示例的图。如图13A所示，可以通过非易失性存储器件100的异构多感测操作来输出在擦除状态E中的第一读取电平以下的单元状态信息和在最高编程状态P7中的第二读取电平以上的单元状态信息。在实施例中，单元状态信息可以包括与阈值电压分布相对应的计数信息。
控制器200(参照图1)可以使用从非易失性存储器件100接收到的单元状态信息来识别存储单元的分布劣化特性并将现有的读取电平改变为优化读取电平。
根据本发明构思的实施例的存储设备10可以使用连接到与选定字线WLi相邻的字线WLi-1的存储单元的单元状态信息来执行回收。
图14是示出根据本发明构思的实施例的使用连接到相邻字线WLi-1的存储单元的分布特性来确定出是否执行回收的示例的图。如图14所示，当第一读取电平Eunder以下的第一单元计数值NC1低于第一参考值，或者第二读取电平P7upper以上的第二单元计数值NC2低于第二参考值时，可以确定劣化程度严重。在这种情况下，可以将连接到选定字线WLi的存储单元的数据回收到连接到另一字线的存储单元。
根据本发明构思的实施例的存储设备10可以使用连接到与选定字线WLi相邻的字线WLi+1的存储单元的单元状态信息来确定出相邻字线是否断开。
图15是示出根据本发明构思的实施例的使用连接到相邻字线WLi+1的存储单元的分布特性来确定出相邻字线WLi+1是否断开的示例的图。如图15所示，当与最高编程状态P7相对应的读取电平P7upper或更高读取电平的单元计数值NC2为零(0)时，可以将相邻字线WLi+1确定为断开字线。
图16A是示出根据本发明构思的实施例的操作非易失性存储器件100的方法的流程图。参照图1至图16A，可以如下执行非易失性存储器件100的操作。
存储设备10可以响应于外部请求或内部请求执行提高数据的可靠性的操作。为此，存储设备10可以首先识别存储单元的阈值电压分布的状态。控制器200可以发出健康检查命令HCCMD并将其发送给非易失性存储器件100。非易失性存储器件100可以定期地或不定期地从控制器200接收健康检查命令HCCMD(S210)。
非易失性存储器件100可以响应于健康检查命令HCCMD执行异构多感测操作(S220)。在这种情况下，可以将根据异构多感测操作的与阈值电压分布相对应的多条采样数据存储在每个页面缓冲器组中。
之后，可以将存储在每个页面缓冲器组中的多条采样数据作为与健康检查命令HCCMD相对应的单元状态信息输出到控制器200(S230)。
还可以计算并输出根据本发明构思的实施例的异构多感测操作的多条采样数据。
图16B是示出根据本发明构思的另一实施例的操作非易失性存储器件100的方法的流程图。参照图1至图16B，与图16A的非易失性存储器件的操作相比，非易失性存储器件100的操作还可以包括计算感测结果值(S225)。可以将计算出的结果值存储在页面缓冲器组中，并且可以将存储在页面缓冲器组中的数据作为单元状态信息输出到控制器200。
图17是示出根据本发明构思的实施例的读取存储设备10的方法的流程图。参照图1至图17，可以如下执行存储设备10的读取操作。
响应于从控制器200(参见图1)发送的读取命令，非易失性存储器件100(图1)可以使用默认读取电压电平来执行第一读取操作(S310)。在这种情况下，可以与读取命令一起，从控制器200发送与默认读取电压电平相对应的信息。
作为第一读取操作的结果，控制器200可以确定是否发生了不可纠正的纠错码(UECC)(S320)。当未发生UECC时，可以完成读取操作。当已经发生UECC时，非易失性存储器件100可以响应于从控制器200发送的健康检查命令HCCMD(S330)来执行异构多感测操作。控制器200可以从非易失性存储器件100接收根据异构多感测操作的单元状态信息(S340)。控制器200可以使用接收到的单元状态信息来将默认读取电平调整为优化的默认读取电平(S350)。之后，控制器200可以向非易失性存储器件100发送使用优化的默认读取电平的读取命令。之后，非易失性存储器件100可以使用优化的默认读取电平来执行第二读取操作(S360)。
在实施例中，非易失性存储器件100可以根据针对至少两个阈值电压分布的多次感测操作，将与字线位置或位线位置相对应的多条采样数据输出到控制器。
在实施例中，非易失性存储器件100可以在单个就绪&忙碌信号内以至少两个读取电平对与至少两个阈值电压分布相对应的数据进行采样，并且可以输出采样数据。
在实施例中，控制器200可以使用机器学习来发出健康检查命令，并且可以将发出的健康检查命令输出到非易失性存储器件100。
图18是示出根据本发明构思的实施例的存储设备10中的补偿优化读取电平的过程的梯形图。参照图1至图18，可以如下执行存储设备10的读取操作。
可以从主机接收对存储设备10的读取请求(S30)。控制器CNTL可以发出与读取请求相对应的正常或历史读取命令，并且可以向非易失性存储器件NVM发送正常或历史读取命令(S31)。在这种情况下，正常或历史读取命令可以包括默认读取电平。在实施例中，在历史读取操作中，可以使用历史读取表的读取电压电平偏移信息来确定默认读取电压电平。
之后，非易失性存储器件NVM可以响应于正常/历史读取命令使用默认读取电平来执行读取操作。可以将根据读取操作的读取数据输出到控制器CNTL(S32)。
之后，控制器CNTL可以确定出从非易失性存储器件NVM接收的读取数据是否通过了纠错电路ECC(S33)。当通过了纠错电路ECC时，可以向主机发送读取数据以完成读取操作(S34-1)。当未通过纠错电路ECC时，控制器CNTL可以发出对非易失性存储器件NVM的读取重试命令，并且可以向非易失性存储器件NVM发送读取重试命令(S34-2)。非易失性存储器件NVM可以响应于读取重试命令以预定方式(例如，片上谷搜索方法)执行读取操作。之后，可以将与读取重试命令相对应的读取数据输出到控制器CNTL(S35)。
之后，控制器CNTL可以再次确定出从非易失性存储器件NVM接收的读取数据是否通过了纠错电路ECC(S36)。当没有错误或可以纠错时，可以将读取数据输出到主机(S37)，并且可以完成读取操作。
当再次未通过纠错电路ECC时，控制器CNTL可以发出健康检查命令HCCMD，并且可以向非易失性存储器件NVM发送所发出的健康检查命令HCCMD(S38)。非易失性存储器件NVM可以响应于健康检查命令HCCMD执行异构多感测操作，并且可以将与执行结果相对应的单元状态信息输出到控制器CNTL(S39)。
控制器CNTL可以使用单元状态信息来更新历史读取表(S40)。例如，控制器CNTL可以使用单元状态信息来优化地纠正默认读取电平。
之后，控制器CNTL可以以纠正后的历史读取电平发出历史读取命令，并且可以向非易失性存储器件NVM发送所发出的历史读取命令(S41)。
之后，非易失性存储器件NVM可以响应于历史读取命令使用纠正后的默认读取电平来执行读取操作。根据该读取操作的读取数据可以被输出到控制器CNTL(S42)。之后，读取数据可以被输出到主机(S43)。
之后，当从主机接收到对相同位置的新读取请求时(S44)，可以向非易失性存储器件NVM发送具有改变后的默认读取电平的历史读取命令(S45)。之后，非易失性存储器件NVM的读取操作将如上所述进行。
根据本发明构思的实施例的用于非易失性存储器件的健康检查操作可以由用于人工智能的单独的处理器执行。
图19是示出根据本发明构思的另一实施例的存储设备20的图。参照图19，存储设备20可以包括至少一个非易失性存储器件100和控制该非易失性存储器件的控制器200a。
控制器CNTL 200a可以通过发送控制信号(例如，CLE信号、ALE信号、CE信号、WE信号、RE信号等)的多个控制引脚连接到至少一个非易失性存储器件100。另外，控制信号(例如，CLE信号、ALE信号、CE信号、WE信号、RE信号等)可以被实现为用于控制非易失性存储器件100。例如，非易失性存储器件100可以根据命令锁存使能(CLE)信号和地址锁存使能(ALE)信号在写入使能(WE)信号的边缘处锁存命令或地址，以执行异构多感测操作。
控制器200a可以被实现为控制存储设备20的整体操作。控制器200a可以执行诸如以下各种管理操作：高速缓存/缓冲器管理、固件管理、垃圾收集管理、损耗均衡管理、数据复制移除管理、读取刷新/回收管理、坏块管理、多流管理、主机数据和非易失性存储器的映射管理、服务质量(QoS)管理、系统资源分配管理、非易失性存储器队列管理、读取电压电平管理、擦除/编程管理、热/冷数据管理、断电保护管理、动态热管理、初始化管理、独立磁盘冗余阵列(RAID)管理等。
另外，控制器200a可以包括人工智能处理器212和纠错电路230。人工智能处理器212可以被实现为使用人工智能来执行图1至图18中描述的健康检查操作，并根据结果执行优化操作。
ECC电路230可以被实现为在编程操作期间生成纠错码，并且在读取操作期间使用纠错码来恢复数据DATA。例如，ECC电路230可以生成用于纠正从非易失性存储器件100接收的数据DATA的故障位或错误位的纠错码(ECC)。ECC电路230可以对提供给非易失性存储器件100的数据执行纠错编码，以形成添加了奇偶校验位的数据DATA。奇偶校验位可以存储在非易失性存储器件100中。另外，ECC电路230可以对从非易失性存储器件100输出的数据DATA执行纠错解码。ECC电路230可以使用奇偶校验位纠正错误。ECC电路230可以使用诸如以下编码调制来纠正错误：低密度奇偶校验(LDPC)码、BCH码、turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等。
根据本发明构思的实施例的非易失性存储器件可以被实现为具有芯片对芯片(C2C)结构。
图20示出了根据示例实施例的以C2C结构实现的非易失性存储器件1000。
C2C结构可以指：在第一晶片上制造包括单元区域CELL的上芯片以及在与第一晶片分开的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合。这里，接合工艺可以是将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属彼此电连接的方法。在示例实施例中，当接合金属包括铜(Cu)时，使用铜-铜接合。然而，在示例实施例中，可以不限于此。例如，接合金属可以由铝(Al)或钨(W)形成。
非易失性存储器件1000的外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底1210、层间绝缘层1215、设置在第一衬底1210上的多个电路元件1220a、1220b和1220c、分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及设置在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在示例实施例中，第一金属层1230a、1230b和1230c可以由具有相对高的电阻的钨(W)形成。在示例实施例中，第二金属层1240a、1240b和1240c可以由具有相对低的电阻的铜(Cu)形成。
在图20中，示出了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是本公开不限于此。还可以在金属层1240a、1240b和1240c上设置一个或更多个附加金属层。设置在第二金属层1240a、1240b和1240c上的一个或更多个附加金属层中的至少一些可以由电阻低于形成第二金属层1240a、1240b和1240c的铜(Cu)的电阻的铝(Al)等形成。
在示例实施例中，层间绝缘层1215可以设置在第一衬底1210上以覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。在示例实施例中，层间绝缘层1215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属1271b和1272b可以在字线接合区域WLBA中设置在第二金属层1240b上。在字线接合区域WLBA中，可以使用接合方法将外围电路区域PERI的下接合金属1271b和1272b电接合到单元区域CELL的上接合金属1371b和1372b。在示例实施例中，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝(Al)、铜(Cu)、钨(W)等形成。此外，单元区域CELL中的上接合金属1371b和1372b可以被称为第一金属焊盘，而外围电路区域PERI中的下接合金属1271b和1272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。在示例实施例中，单元区域CELL可以包括第二衬底1310和公共源极线1320。多条字线1331至1338(统称为1330)可以沿垂直于第二衬底1310的上表面的方向(Z轴方向)堆叠在第二衬底1310上。在示例实施例中，串选择线和接地选择线可以分别设置在字线1330的上方和下方。在示例实施例中，多条字线1330可以设置在串选择线与接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底1310的上表面的方向(Z轴方向)上延伸，以穿透字线1330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等。沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触，第二金属层1360c可以是位线。在示例实施例中，位线1360c可以在平行于第二衬底1310的上表面的第一方向(Y轴方向)上延伸。
如图20所示，其中设置有沟道结构CH和位线1360c的区域可以被定义为位线接合区域BLBA。在示例实施例中，在位线接合区域BLBA中，位线1360c可以电连接到在外围电路区域PERI中提供页面缓冲器1393的电路元件1220c。位线1360c可以连接到单元区域CELL中的上接合金属1371c和1372c。上接合金属1371c和1372c可以连接到与页面缓冲器1393的电路元件1220c连接的下接合金属1271c和1272c。
在字线接合区域WLBA中，字线1330可以在平行于第二衬底1310的上表面并且垂直于第一方向的第二方向(X轴方向)上延伸。在示例实施例中，字线1330可以连接到多个单元接触插塞1341至1347(统称为1340)。例如，字线1330和单元接触插塞1340可以在焊盘上彼此连接，其中至少一些字线1330被设置为在第二方向上以不同的长度延伸。在示例实施例中，第一金属层1350b和第二金属层1360b可以顺序地连接到与字线1330连接的单元接触插塞1340的上部。在示例实施例中，在字线接合区域WLBA中，单元接触插塞1340可以通过单元区域CELL中的上接合金属1371b和1372b以及外围电路区域PERI中的下接合金属1271b和1272b连接到外围电路区域PERI。
在示例实施例中，单元接触插塞1340可以电连接到在外围电路区域PERI中形成行译码器1394的电路元件1220b。在示例实施例中，形成行译码器1394的电路元件1220b的工作电压可以不同于形成页面缓冲器1393的电路元件1220c的工作电压。例如，形成页面缓冲器1393的电路元件1220c的工作电压可以高于形成行译码器1394的电路元件1220b的工作电压。
公共源极线接触插塞1380可以设置在外部焊盘接合区域PA中。在示例实施例中，公共源极线接触插塞1380可以由诸如金属、金属化合物、多晶硅等的导电材料形成。公共源极线接触插塞1380可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380上。例如，其中设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部焊盘接合区域PA。
输入/输出焊盘1205和1305可以设置在外部焊盘接合区域PA中。参照图20，下绝缘层1201可以设置在第一衬底1210下方以覆盖第一衬底1210的下表面。第一输入/输出焊盘1205可以设置在下绝缘层1201上。在示例实施例中，第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的任何一个或任何组合。在示例实施例中，第一输入/输出焊盘1205可以通过下绝缘层1201与第一衬底1210分开。另外，侧绝缘层可以设置在第一输入/输出接触插塞1203与第一衬底1210之间，以将第一输入/输出接触插塞1203与第一衬底1210彼此电分开。在示例实施例中，第二输入-输出焊盘1305电连接到电路元件1220a。
参照图20，上绝缘层1301可以设置在第二衬底1310上以覆盖第二衬底1310的上表面。第二输入/输出焊盘1305可以设置在上绝缘层1301上。在示例实施例中，第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的任何一个或任何组合。例如，第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303经由金属图案1272a和1271a电连接到电路元件1220a。
在示例实施例中，第二衬底1310、公共源极线1320等可以不设置在其中设置有第二输入/输出接触插塞1303的区域中。第二输入/输出焊盘1305在第三方向(Z轴方向)上可以不与字线1330交叠。参照图20，第二输入/输出接触插塞1303可以在平行于第二衬底1310的上表面的方向上与第二衬底1310分开。此外，第二输入/输出接触插塞1303可以穿过单元区域CELL中的层间绝缘层1315连接到第二输入/输出焊盘1305。
在示例实施例中，可以选择性地设置第一输入/输出焊盘1205和第二输入/输出焊盘1305。例如，非易失性存储器件1000可以仅包括设置在第一衬底1210上的第一输入/输出焊盘1205，或者仅包括设置在第二衬底1310上的第二输入/输出焊盘1305。在另一示例实施例中，非易失性存储器件1000可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305两者。
在单元区域CELL和外围电路区域PERI中的每一者中包括的外部焊盘接合区域PA和位线接合区域BLBA中的每个区域中，设置在最上面的金属层上的金属图案可以作为虚设图案存在，或者可以不存在。
在外部焊盘接合区域PA中，根据示例实施例的非易失性存储器件1000可以包括设置在外围电路区域PERI中的最上面的金属层上的下金属图案1273a，以对应于设置在单元区域CELL中的最上面的金属层上的上金属图案1372a，下金属图案1273a与单元区域CELL中的上金属图案1372a具有相同的截面形状以彼此连接。设置在外围电路区域PERI中的最上面的金属层上的下金属图案1273a可以不连接到外围电路区域PERI中的附加接触。上金属图案1372a可以通过接触1371a连接到第二金属层1360a。类似地，在外部焊盘接合区域PA中，非易失性存储器件1000可以包括设置在单元区域CELL中的最上面的金属层上的上金属图案1372a，以对应于设置在外围电路区域PERI中的最上面的金属层上的下金属图案1273a，上金属图案1372a与外围电路区域PERI中的下金属图案1273a具有相同的形状。
下接合金属1271b和1272b可以设置在字线接合区域WLBA中的第二金属层1240b上。在示例实施例中，在字线接合区域WLBA中，外围电路区域PERI中的下接合金属1271b和1272b可以通过Cu-Cu接合电连接到单元区域CELL中的上接合金属1371b和1372b。
此外，在位线接合区域BLBA中，非易失性存储器件1000可以包括设置在单元区域CELL中的最上面的金属层上的上金属图案1392，以对应于设置在外围电路区域PERI中的最上面的金属上的下金属图案1252，上金属图案1392与外围电路区域PERI中的下金属图案1252具有相同的截面形状。在被设置在单元区域CELL中的最上面的金属层上的上金属图案1392上可以不形成接触。下金属图案1252可以具有接触1251，以连接到第二金属层1240c。
在示例实施例中，与在单元区域CELL和外围电路区域PERI中的一个区域中的最上面的金属层中形成的金属图案相对应，与金属图案具有相同截面形状的增强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一个区域中的最上面的金属层中。在增强金属图案上可以不形成接触。
本发明构思可以适用于数据服务器系统。
图21是示出应用了根据本发明构思的实施例的存储器件的数据中心的图。参照图21，数据中心7000可以是收集各种类型的数据并提供服务的设施，并且可以被称为数据存储中心。数据中心7000可以是用于操作搜索引擎和数据库的系统，并且可以是由诸如银行等公司或政府机构使用的计算系统。数据中心7000可以包括应用服务器7100至7100n和存储服务器7200至7200m。可以根据实施例不同地选择应用服务器7100至7100n的数目和存储服务器7200至7200m的数目，并且应用服务器7100至7100n的数目可以不同于存储服务器7200至7200m的数目。
应用服务器7100和存储服务器7200可以分别包括处理器7110和7210以及存储器7120和7220中的任何一个或任何组合。当以存储服务器7200为例进行描述时，处理器7210可以控制存储服务器7200的整体操作，并且可以访问存储器7220以执行加载在存储器7220中的命令或数据。存储器7220可以是双倍数据速率同步DRAM(DDR SDRAM)、高带宽存储器(HBM)、异构存储器立方体(HMC)、双列直插式存储器模块(DIMM)、Optane DIMM或非易失性DIMM(NVMDIMM)。根据实施例，可以不同地选择存储服务器7200中包括的处理器7210的数目和存储器7220的数目。
在实施例中，处理器7210和存储器7220可以提供处理器-存储器对。在实施例中，处理器7210的数目可以不同于存储器7220的数目。处理器7210可以包括单核处理器或多核处理器。存储服务器7200的描述可以类似地应用于应用服务器7100。根据实施例，应用服务器7100可以不包括存储设备7150。存储服务器7200可以包括至少一个存储设备7250。存储设备7250可以被实现为根据图1至图20中所示的健康检查命令来执行异构多感测操作。可以通过机器学习(ML)执行该异构多感测操作。例如，存储设备7250可以被实现为操作基于机器学习的防御代码。根据实施例，可以不同地选择存储服务器7200中包括的存储设备7250的数目。
应用服务器7100至7100n和存储服务器7200至7200m可以经由网络7300彼此通信。网络7300可以使用光纤信道(FC)或以太网来实现。在这种情况下，FC可以是用于相对高速的数据传输的介质，并且可以使用提供高性能/高可用性的光开关。依据网络7300的访问方法，可以将存储服务器7200至7200m设置为文件存储、块存储或对象存储。
在实施例中，网络7300可以是诸如存储区域网络(SAN)的仅存储网络。例如，SAN可以是使用FC网络并根据FC协议(FCP)实现的FC-SAN。对于另一示例，SAN可以是使用TCP/IP网络并且根据TCP/IP上的SCSI(SCSI over TCP/IP)或互联网SCSI(iSCSI)协议实现的IP-SAN。在另一实施例中，网络7300可以是诸如TCP/IP网络的通用网络。例如，可以根据诸如以太网上的FC(FCoE)协议、网络附接存储(NAS)协议、Fabrics上的NVMe(NVMe-oF)协议等协议来实现网络7300。
在下文中，将集中于应用服务器7100和存储服务器7200进行描述。对应用服务器7100的描述可以应用于其他应用服务器7100n，并且对存储服务器7200的描述可以应用于其他存储服务器7200m。
应用服务器7100可以经由网络7300将用户或客户端请求存储的数据存储在存储服务器7200至7200m之一中。另外，应用服务器7100可以经由网络7300从存储服务器7200至7200m之一获取用户或客户端请求读取的数据。例如，应用服务器7100可以被实现为网络服务器、数据库管理系统(DBMS)等。
应用服务器7100可以经由网络7300访问另一应用服务器7100n中包括的存储器7120n或存储设备7150n，或者可以经由网络7300访问存储服务器7200至7200m中包括的存储器7220至7220m或存储设备7250至7250m。因此，应用服务器7100可以对存储在应用服务器7100至7100n或存储服务器7200至7200m中的数据执行各种操作。例如，应用服务器7100可以执行用于在应用服务器7100至7100n或存储服务器7200至7200m之间移动或复制数据的命令。在这种情况下，数据可以经由存储服务器7200至7200m的存储器7220至7220m从存储服务器7200至7200m的存储设备7250至7250m移动到应用服务器7100至7100n的存储器7120至7120n，或者可以直接从存储服务器7200至7200m的存储设备7250至7250m移动到应用服务器7100至7100n的存储器7120至7120n。经由网络7300移动的数据可以是用于安全或隐私的加密数据。
参照存储服务器7200作为示例，接口7254可以提供处理器7210与控制器7251之间的物理连接以及NIC 7240与控制器7251之间的物理连接。例如，接口7254可以通过直接附加存储(DAS)方法实现，在该方法中存储设备7250通过专用电缆直接连接。另外，例如，接口7254可以通过诸如以下各种接口方法实现：高级技术附件(ATA)接口、串行ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机系统接口(SCSI)、串行连接的SCSI(SAS)、外围组件互连(PCI)接口、快速PCI(PCIe)接口、快速NVM(NVMe)接口、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、嵌入式多媒体卡(eMMC)接口、通用闪存(UFS)接口、嵌入式通用闪存(eUFS)接口、紧凑型闪存(CF)卡接口等。
存储服务器7200还可以包括开关7230和NIC7240。开关7230可以根据处理器7210的控制选择性地连接处理器7210和存储设备7250，或者可以选择性地连接NIC 7240和存储设备7250。
在实施例中，NIC 7240可以包括网络接口卡、网络适配器等。NIC 7240可以经由有线接口、无线接口、蓝牙接口、光学接口等连接到网络7300。NIC7240可以包括内部存储器、DSP、主机总线接口等，并且可以经由主机总线接口连接到处理器7210、开关7230等。主机总线接口可以被实现为上述接口7254的示例之一。在实施例中，NIC 7240可以与处理器7210、开关7230和存储设备7250中的任何一个或任何组合集成。
在存储服务器7200至7200m或应用服务器7100至7100n中，处理器可以向存储设备7150至7150n和7250至7250m或者存储器7120至7120n和7220至7220m发送命令，以编程或读取数据。在这种情况下，数据可以是已经由纠错码(ECC)引擎纠错的数据。数据可以是已经通过数据总线反相(DBI)或数据屏蔽(DM)处理的数据，并且可以包括循环冗余码(CRC)信息。数据可以是用于安全或隐私的加密数据。
存储设备7150至7150n和7250至7250m可以响应于从处理器接收到的读取命令，向NAND闪存器件7252至7252m发送控制信号和命令/地址信号。因此，当从NAND闪存器件7252至7252m读取数据时，读取使能(RE)信号可以被输入为数据输出控制信号，并且可以用于将数据输出到DQ总线。RE信号可以用于生成数据选通(DQS)信号。可以根据写入使能(WE)信号的上升沿或下降沿将命令和地址信号锁存在页面缓冲器中。
控制器7251可以完全地控制存储设备7250的操作。在实施例中，控制器7251可以包括静态随机存取存储器(SRAM)。控制器7251可以响应于写入命令将数据写入到NAND闪存器件7252，或者可以响应于读取命令从NAND闪存器件7252读取数据。例如，可以从存储服务器7200中的处理器7210、另一存储服务器7200m中的处理器7210m或应用服务器7100和7100n中的处理器7110和7110n提供写入命令或读取命令。DRAM 7253可以临时存储(缓冲)要写入到NAND闪存器件7252的数据，或者可以临时存储(缓冲)从NAND闪存器件7252读取的数据。此外，DRAM 7253可以存储元数据。在这种情况下，元数据可以是用户数据，或者可以是由控制器7251生成的用于管理NAND闪存器件7252的数据。存储设备7250可以包括用于安全或隐私的安全元件(SE)。
根据本发明构思的实施例的非易失性存储器件可以将通过在单个就绪&忙碌信号内以两个或更多个读取电平采样而读取的异构数据划分为输出数据(Dout Data)，并且可以将其输出。
在实施例中，非易失性存储器件可以以8K为单位从具有16K字节(Kbyte)的页面的NAND采样数据，并且可以输出在单个页面大小的Dout数据内以两个读取电平读取的数据。在实施例中，第一8K Dout Data可以是第一读取电平数据，而第二8K DoutData可以是第二读取电平数据。
在实施例中，非易失性存储器件可以以4K为单位从具有16K字节的页面的NAND采样数据，并且可以输出在单页面大小的Dout数据内以四个读取电平读取的数据。在实施例中，第一/第二/第三/第四4K DoutData可以分别是第一/第二/第三/第四读取电平数据。
在本发明构思的实施例中，非易失性存储器件可以在单个就绪&忙碌信号内对两条或更多条不同的WL进行采样，可以将读取的异构数据划分为Dout Data，并且可以将其输出。
根据本发明构思的实施例的非易失性存储器件可以将通过在单个就绪&忙碌信号内对两个或更多个不同块进行采样而读取的异构数据划分为Dout Data，并且可以将其输出。在实施例中，控制器可以使用采样并输出的DoutData来调整读取电平并再次读取数据。在实施例中，控制器可以使用采样并输出的DoutData来调整回收时间点。
上述本发明构思的内容仅仅是用于实施本发明构思的示例。本发明构思将不仅包括特定的和实际可用的装置本身，而且包括可以是抽象的和可以用作未来技术的概念性构思的技术构思。
根据本发明构思的实施例的非易失性存储器件、其操作方法、用于控制其的控制器以及具有其的存储设备可以根据健康检查命令执行异构多感测操作，以更快地输出单元状态信息。
根据本发明构思的实施例的非易失性存储器件、其操作方法、用于控制其的控制器以及具有其的存储设备可以输出单元状态信息而不会降低系统性能。
虽然上面已经图示和描述了实施例，但是对于本领域技术人员而言明显的是，在不脱离由所附权利要求限定的发明构思的范围的情况下，可以进行修改和变型。

Claims (20)

1.一种非易失性存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储块，每个所述存储块包括连接到多条字线和多条位线的多个存储单元；
行译码器，所述行译码器被配置为基于地址在所述多个存储块当中选择一个存储块；
电压发生器，所述电压发生器被配置为施加与所述多条字线当中的选定字线和未选字线相对应的字线电压；
页面缓冲器，所述页面缓冲器连接到所述多条位线，并且被配置为从与所述多个存储块当中所选择的存储块的所述选定字线当中的一条选定字线连接的存储单元读取数据；以及
控制逻辑，所述控制逻辑被配置为控制所述行译码器、所述电压发生器和所述页面缓冲器，
其中，所述控制逻辑包括异构多感测电路，所述异构多感测电路被配置为：
基于健康检查命令，在不同的感测条件下，针对至少两个阈值电压分布执行多个感测操作；并且
向外部设备输出与所执行的多个感测操作相对应的单元状态信息。
2.根据权利要求1所述的非易失性存储器件，其中，所述多个感测操作包括多个单阶单元读取操作，
其中，所述多个单阶单元读取操作包括：
在第一感测条件下执行的第一单阶单元感测操作；以及
在第二感测条件下执行的第二单阶单元感测操作，并且
其中，所述第一感测条件和所述第二感测条件具有不同的读取电平或不同的产生时间。
3.根据权利要求2所述的非易失性存储器件，其中，所述异构多感测电路还被配置为：在所述第一单阶单元感测操作和所述第二单阶单元感测操作中的每一者之后执行恢复操作。
4.根据权利要求1所述的非易失性存储器件，其中，所述多个感测操作包括多个三阶单元读取操作。
5.根据权利要求4所述的非易失性存储器件，其中，所述多个三阶单元读取操作包括：
在第一感测条件下执行的第一感测操作；以及
在所述第一感测操作之后，在不同于所述第一感测条件的第二感测条件下执行的第二感测操作。
6.根据权利要求5所述的非易失性存储器件，其中，所述异构多感测电路还被配置为：
在所述第二感测操作之后执行锁存操作；以及
在所述锁存操作之后执行恢复操作。
7.根据权利要求6所述的非易失性存储器件，其中，所述异构多感测电路还被配置为：
在所述锁存操作之后，基于直接存储器访问，从多个页面缓冲器当中的第一页面缓冲器向外部输出与所述第一感测操作相对应的第一读取数据；以及
在输出所述第一读取数据之后，基于直接存储器访问，从所述多个页面缓冲器当中的第二页面缓冲器向外部输出与所述第二感测操作相对应的第二读取数据。
8.根据权利要求1所述的非易失性存储器件，其中，所述多个感测操作包括：
在与擦除状态相对应的第一感测条件下执行的第一感测操作；
在不同于所述第一感测条件的第二感测条件下执行的第二感测操作；
在与编程状态当中的最高编程状态相对应的第三感测条件下执行的第三感测操作；以及
在不同于所述第三感测条件的第四感测条件下执行的第四感测操作。
9.根据权利要求8所述的非易失性存储器件，其中，所述异构多感测电路还被配置为：
对根据所述第一感测操作的感测数据和根据所述第二感测操作的感测数据执行第一计算；
将所述第一计算的数据存储在所述页面缓冲器当中的第一页面缓冲器组中；
将存储在所述第一页面缓冲器组中的数据输出到所述外部设备；
对根据所述第三感测操作的感测数据和根据所述第四感测操作的感测数据执行第二计算；
将所述第二计算的数据存储在所述页面缓冲器当中的第二页面缓冲器组中；以及
将存储在所述第二页面缓冲器组中的数据输出到所述外部设备。
10.根据权利要求1所述的非易失性存储器件，还包括：
存储单元区域，所述存储单元区域包括所述存储单元阵列；以及
外围电路区域，所述外围电路区域包括所述行译码器、所述页面缓冲器和所述控制逻辑中的任何一者或任何组合，
其中，所述存储单元区域通过在垂直方向上形成的焊盘电连接到所述外围电路区域。
11.一种非易失性存储器件，包括：
存储单元区域，所述存储单元区域具有第一金属焊盘；以及
外围电路区域，所述外围电路区域具有第二金属焊盘，并且通过所述第一金属焊盘和所述第二金属焊盘在垂直方向上连接到所述存储单元区域，
其中，所述非易失性存储器件包括：
存储单元阵列，所述存储单元阵列设置在所述存储单元区域中，并且包括多个存储块，每个所述存储块包括连接到多条字线和多条位线的多个存储单元；
行译码器，所述行译码器设置在所述外围电路区域中，并且被配置为在所述多条字线当中选择一条字线；
页面缓冲器电路，所述页面缓冲器电路设置在所述外围电路区域中，并且包括连接到所述多条位线的多个页面缓冲器；和
控制逻辑，所述控制逻辑设置在所述外围电路区域中，并且被配置为：
通过控制引脚接收命令锁存使能信号、地址锁存使能信号、芯片使能信号、写入使能信号、读取使能信号和数据选通信号；并且
根据所接收到的命令锁存使能信号和所接收到的地址锁存使能信号在所接收到的写入使能信号的边缘处锁存命令或地址，以执行异构多感测操作；
其中，所述异构多感测操作包括：在不同感测条件下针对至少两个阈值电压分布执行的多个感测操作。
12.根据权利要求11所述的非易失性存储器件，其中，所述异构多感测操作包括：
对与所述多个存储块当中的一个存储块中的一条字线连接的第一存储单元的第一感测操作；以及
对连接到所述一条字线的第二存储单元的第二感测操作。
13.根据权利要求11所述的非易失性存储器件，其中，所述异构多感测操作包括：
对与所述多个存储块当中的一个存储块中的一条字线连接的第一存储单元的第一感测操作；以及
对与所述一个存储块中的另一条字线连接的第二存储单元的第二感测操作。
14.根据权利要求11所述的非易失性存储器件，其中，所述异构多感测操作包括：
对与所述多个存储块当中的一个存储块中的一条字线连接的第一存储单元的第一感测操作；以及
对与所述多个存储块当中的另一个存储块中的一条字线连接的第二存储单元的第二感测操作。
15.根据权利要求11所述的非易失性存储器件，其中，所述不同感测条件具有不同读取电平或不同产生时间。
16.一种操作非易失性存储器件的方法，包括：
接收健康检查命令；
基于接收到所述健康检查命令，执行异构多感测操作；以及
向外部设备输出与所执行的异构多感测操作相对应的单元状态信息；
其中，所述异构多感测操作包括：在不同感测条件下执行的多个感测操作，
其中，分别与所述多个感测操作相对应的页面缓冲器组被设置。
17.根据权利要求16所述的方法，其中，所述的执行异构多感测操作包括：
初始化所述页面缓冲器组中的第一页面缓冲器组；
在经初始化的所述第一页面缓冲器组中执行第一感测操作；
基于所执行的第一感测操作，对第一感测数据执行第一锁存操作；
恢复与所述第一页面缓冲器组相对应的字线和位线中的任何一者或任何组合；
初始化所述页面缓冲器组中的第二页面缓冲器组；
在经初始化的所述第二页面缓冲器组中执行第二感测操作；
基于所执行的第二感测操作，对第二感测数据执行第二锁存操作；以及
恢复与所述第二页面缓冲器组相对应的字线和位线中的任何一者或任何组合。
18.根据权利要求16所述的方法，其中，所述的执行异构多感测操作包括：
初始化所述页面缓冲器组；
在经初始化的所述页面缓冲器组中的第一页面缓冲器组中执行第一感测操作；
在经初始化的所述页面缓冲器组中的第二页面缓冲器组中执行第二感测操作；
对基于所执行的第一感测操作的第一感测数据和基于所执行的第二感测操作的第二感测数据执行锁存操作；以及
恢复与所述页面缓冲器组相对应的字线和位线中的任何一者或任何组合。
19.根据权利要求18所述的方法，还包括：在所述恢复之后，
返回就绪忙碌信号；
输出存储在所述第一页面缓冲器组中的数据；以及
输出存储在所述第二页面缓冲器组中的数据。
20.根据权利要求18所述的方法，还包括：计算所述第一感测数据和所述第二感测数据。
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