CN113948148A - 进行选择性地启用的ecc解码的熔丝逻辑 - Google Patents

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Abstract

本申请涉及进行选择性地启用的ECC解码的熔丝逻辑。熔丝逻辑配置成选择性地启用熔丝阵列中的熔丝的特定群组以支持一个应用中的列(或行)冗余或另一应用中的纠错码ECC操作中的一个。举例来说，所述熔丝逻辑可对所述熔丝的群组进行解码以启用在一个模式或应用中的存储器单元的替换列(或行)，且对所述熔丝的群组的子组进行解码以检索对应于经过编码以启用在第二模式或应用中的存储器单元的不同替换列或行的熔丝的第二群组的ECC数据。所述熔丝逻辑包含ECC解码逻辑电路，所述ECC解码逻辑电路选择性地启用以基于在所述熔丝的第一群组中的熔丝的所述子组中编码的所述ECC数据来检测和校正在所述熔丝的第二群组中编码的数据中的错误。

Description

进行选择性地启用的ECC解码的熔丝逻辑
技术领域
本申请大体上涉及半导体装置，且特定来说，涉及进行选择性地启用的ECC解码的熔丝逻辑。
背景技术
高数据可靠性、存储器存取的高速、低功率和减小的芯片大小是半导体存储器所需 的特征。用于在存储器内存储信息的存储器单元可组织成行(字线)和列(位线)。在存储器 装置的制造和使用的各种点处，一或多个存储器单元可能失效(例如，变得无法存储信息， 不可由存储器装置存取等)且可能需要修复。一些存储器装置可包含编程成将有缺陷的存 储器单元的地址重新引导到冗余存储器单元的熔丝。当在熔丝读取操作期间不准确地读 取熔丝的状态时，可映射冗余存储器单元以替换健康存储器单元，且可正常地存取有缺 陷的存储器单元，这可能不利地影响存储器的可靠性。沿着装置生产生命周期，生产诱发的缺陷可能因生产工艺成熟而随时间推移减少。熔丝阵列的大小和/或冗余存储器行和列的计数可基于在生产开始时实现特定装置良率的预期或实际的生产诱发的缺陷，这可能在熔丝阵列和/或冗余存储器行和/或列的部分中产生。
发明内容
根据本申请的一方面，提供一种设备。所述设备包括：纠错码(ECC)电路，其配置成接收启用信号和经由熔丝总线接收第一熔丝数据以及第二熔丝数据，其中所述ECC 逻辑电路配置成基于所述第二熔丝数据的一部分对所述第一熔丝数据进行ECC操作以 提供经过校正的第一熔丝数据，其中所述ECC逻辑电路配置成基于所述启用信号在输 出处提供所述第一熔丝数据或所述经过校正的第一熔丝数据中的一个；和锁存器电路， 其包括多个锁存器，所述多个锁存器配置成基于所述第一熔丝数据或所述经过校正的第 一熔丝数据中的所述一个选择性地替换有缺陷的存储器单元的群组。
根据本申请的另一方面，提供一种设备。所述设备包括：熔丝阵列，其配置成将第一熔丝数据和第二熔丝数据提供给熔丝总线；熔丝逻辑电路，其配置成经由所述熔丝总 线接收所述第一熔丝数据和所述第二熔丝数据，所述熔丝逻辑电路配置成使用在所述第 二熔丝数据中编码的ECC对所述第一熔丝数据进行纠错码(ECC)操作以提供经过校正的 第一熔丝数据，其中所述熔丝逻辑电路配置成基于操作模式提供所述经过校正的第一熔 丝数据或所述熔丝数据中的一个作为输出第一熔丝数据；和锁存器电路，其包括多个锁 存器，所述多个锁存器配置成基于所述输出第一熔丝数据选择性地替换有缺陷的存储器 单元的群组。
根据本申请的又一方面，提供一种方法。所述方法包括：在纠错码(ECC)电路处从可编程选项电路接收启用信号且从熔丝阵列接收第一熔丝数据和第二熔丝数据；响应于所述启用信号具有第一值：基于所述第二熔丝数据的一部分对所述第一熔丝数据进行 ECC操作以提供经过校正的第一熔丝数据；和将所述经过校正的第一熔丝数据提供给配 置成选择性地替换有缺陷的存储器单元的群组的锁存器电路；响应于所述启用信号具有 第二值，将所述第一熔丝数据提供给配置成选择性地替换所述有缺陷的存储器单元的群 组的所述锁存器电路。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的半导体装置的一部分的框图。
图3是根据本公开的实施例的熔丝错误检测电路的示意图。
图4是根据本公开的实施例的控制块的示意图。
图5是根据本公开的实施例的检测熔丝错误的方法的流程图。
具体实施方式
本公开描述在通过熔丝逻辑对熔丝进行解码期间选择性地启用熔丝阵列中的熔丝 的特定群组以支持列(或行)冗余或纠错码(ECC)操作中的一个的实例。举例来说，可对熔 丝的群组进行编码以启用一个装置中的存储器单元的替换列(或行)，且熔丝的群组的子 组可由对应于熔丝的第二群组的ECC数据编码，可对所述熔丝的第二群组进行编码以启用另一存储器装置中的存储器单元的不同替换列或行。所述熔丝逻辑可包含ECC解 码逻辑电路，所述ECC解码逻辑电路选择性地启用以基于在熔丝的第一群组中的熔丝 的子组中编码的ECC数据来检测和校正在熔丝的第二群组中编码的数据中的错误。如 先前所指出，存储器单元的有缺陷的行和/或列可在产品生命周期早期较普遍，因此可选 择熔丝阵列大小以补偿存储器单元的有缺陷的行和/或列的预期增加的普遍性。
随着生产工艺成熟，每一装置中的存储器单元的预期有缺陷的行和/或列的数目减 少，从而留下熔丝阵列的较大区段未使用。此外，熔丝编程是单次事件。因而，当对熔 丝进行编程时，可能发生错误。最后，在一些情况下，在装置的使用寿命内的熔丝组件 劣化可能导致从一或多个熔丝读取不正确的值。因此，在一些实例中，熔丝逻辑电路系 统可包含额外电路系统以支持与编程成启用存储器单元的替换行或列的熔丝相关联的 ECC操作。额外电路系统可包含ECC逻辑电路和/或多路复用器，所述ECC逻辑电路和 /或多路复用器选择性地将初始或经过校正的(例如，经由ECC逻辑电路)熔丝总线数据 路由到下游电路系统，以启用存储器单元的对应替换行或列。ECC逻辑电路系统可接收 初始熔丝总线数据和ECC数据，且可进行ECC操作以在检测到错误时校正(例如，或去 激活)初始熔丝总线数据。归因于检测和校正熔丝数据中的错误的能力，重新使用用于 ECC操作的熔丝阵列中的熔丝可提高与从熔丝阵列读取数据相关联的可靠性。
下文将参考附图详细地解释本公开的各种实施例。以下详细描述是指借助于说明来 展示本公开的特定方面和实施例的附图。详细描述包含使所属领域的技术人员能够实践 本公开的实施例的足够细节。可在不脱离本公开的范围的情况下利用其它实施例，且可进行结构、逻辑和电性改变。本文所公开的各种实施例不一定相互排斥，因为一些所公 开实施例可与一或多个其它所公开实施例组合以形成新的实施例。
图1是根据本公开的实施例的半导体装置100的框图。半导体装置100可包含CLK输入电路112、内部时钟产生器114、地址/命令输入电路102、地址解码器104、命令解 码器106、多个行(例如，第一存取线)解码器108、存储器单元阵列118(其包含感测放大 器SAMP和传送门TG)、多个列(例如，第二存取线)解码器110、读取/写入放大器120、 输入/输出(I/O)电路120、电压产生器电路124、熔丝阵列125、熔丝逻辑126和熔丝错 误检测电路180。半导体装置100可包含多个外部端子，所述外部端子包含耦合到命令/ 地址总线的地址和命令端子C/A、时钟端子CK和/CK、数据端子DQ、DQS和DM，和 电源端子VDD和VSS。
存储器单元阵列118包含多个存储体BANK0到N，其中N是任何整数，如2、4、 8、16、32等。每一存储体BANK0到N可包含多个字线WL、多个位线BL和布置于所 述多个字线WL与所述多个位线BL的相交点处的多个存储器单元MC。用于每一存储 体BANK0到N的字线WL的选择通过对应行解码器108进行，且位线BL的选择通过 对应列解码器110进行。多个感测放大器SAMP针对其对应位线BL定位且耦合到至少 一个相应本地I/O线，所述本地I/O线经由充当开关的传送门TG进一步耦合到至少两 个主I/O线对中的相应一个。感测放大器SAMP和传送门TG可基于来自解码器电路系 统的控制信号来操作，所述解码器电路系统可包含命令解码器106、行解码器108、列 解码器110、存储体BANK0到7的存储器单元阵列118的任何控制电路系统，或其任 何组合。
命令/地址输入电路102可经由命令/地址总线从命令/地址端子C/A外部接收地址信 号和存储体地址信号，且将所述地址信号和存储体地址信号传输到地址解码器104。地址解码器104可解码从命令/地址输入电路102接收到的地址信号，且将行地址信号 XADD提供给行解码器108，且将列地址信号YADD提供给列解码器110。地址解码器 104还可接收存储体地址信号且将存储体地址信号BADD提供给行解码器108和列解码 器110。
命令/地址输入电路102可经由命令/地址总线从外部(例如，命令/地址端子C/A处的 存储器控制器)接收命令信号，且将所述命令信号提供给命令解码器106。命令解码器106 可对命令信号进行解码且产生各种内部命令信号。举例来说，内部命令信号可包含选择 字线的行命令信号，或选择位线的列命令信号，如读取命令或写入命令。
因此，当发布读取命令且及时向行地址和列地址供应读取命令时，从存储器单元阵 列118中的由行地址和列地址指定的存储器单元读取读取数据。读取/写入放大器120可接收读取数据DQ，且将读取数据DQ提供给IO电路122。IO电路122可经由数据端子 DQ将读取数据DQ提供到外部。类似地，当发布写入命令且及时向行地址和列地址供 应写入命令时，那么接着IO电路122可在数据端子DQ处接收写入数据且经由读取/写 入放大器120将写入数据提供给存储器单元阵列118。因此，写入数据可写入由行地址 和列地址指定的存储器单元中。
转向对包含于半导体装置100中的外部端子的解释，时钟端子CK和/CK可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应到时钟输入电路112。时钟输入电路112可接收外部时钟信号且产生内部时钟信号ICLK。 时钟输入电路112可将内部时钟信号ICLK提供给内部时钟产生器114。内部时钟产生 器114可基于从命令/地址输入电路102接收到的内部时钟信号ICLK和时钟启用信号 CKE来产生相位控制内部时钟信号LCLK。虽然不限于此，但DLL电路可用作内部时 钟产生器114。内部时钟产生器114可将相位控制内部时钟信号LCLK提供给IO电路 122。IO电路122可使用相位控制器内部时钟信号LCLK作为用于确定读取数据的输出 定时的定时信号。
电源端子可接收电源电压VDD和VSS。这些电源电压VDD和VSS可供应到电压 产生器电路124。电压产生器电路124可基于电源电压VDD和VSS来产生各种内部电 压VPP、VOD、VARY、VPERI和其类似物。内部电压VPP主要在行解码器108中使用， 内部电压VOD和VARY主要在包含于存储器单元阵列118中的感测放大器SAMP中使 用，且内部电压VPERI在许多其它电路块中使用。IO电路122可接收电源电压VDD和 VSSQ。举例来说，电源电压VDDQ和VSSQ可以是分别与电源电压VDD和VSS相同 的电压。然而，专用电源电压VDDQ和VSSQ可用于IO电路122。
在一些实例中，半导体装置100可在通电和操作期间使用各种配置参数或设定，如启动参数和设定、冗余设定、选项设定、识别(ID)设定，或其任何组合。配置参数可由 半导体装置100用于指明操作特性，如电压电平、定时配置、I/O和其它总线配置等。 配置参数或设定中的一些可与冗余配置相关联，如识别将从存储器单元的有缺陷的行或 列重新引导到存储器单元的冗余行或列的存储器地址。
半导体装置100可包含熔丝阵列125，所述熔丝阵列125包含配置成存储配置参数和设定的多个可编程存储元件(例如，熔丝、反熔丝等)。存储元件可包含启动(例如，或 通电)存储元件、冗余存储元件、选项存储元件、识别(ID)存储元件，或其任何组合。
在熔丝读取操作期间，可沿着熔丝总线(FB)将在熔丝阵列125处编程(例如，存储)的信息(例如，熔丝数据)提供给熔丝逻辑126。熔丝逻辑126可将熔丝数据提供给半导 体装置100的各种组件，如行解码器108和存储器单元阵列118。举例来说，存储器单 元阵列118可包含熔丝锁存器119，所述熔丝锁存器119各自与存储器单元阵列118的 特定存取线(例如，字线WL或位线BL)相关联。熔丝锁存器119可沿着存储器单元阵列 118的相应行或列读取熔丝数据以启用或停用对相应存储器单元的存取。举例来说，熔 丝锁存器119中的熔丝锁存器可启用存储器单元的冗余行或列，且第二熔丝锁存器可停 用存储器单元的有缺陷的行或列。行解码器108可使用熔丝数据来确定应将哪些存储器 地址引导到存储器单元的冗余行或列。还可将熔丝数据中的一些提供给半导体装置100 的电路，如命令解码器106、时钟输入电路112、内部时钟产生器114、电压产生器124、 IO电路122等。
在一些实例中，可将熔丝数据划分成位的子组(例如，数据的子组)，所述子组在熔丝读取操作期间从熔丝阵列125串行地广播到熔丝逻辑126。熔丝逻辑126可从熔丝阵 列125锁存熔丝数据的位的每一相应子组，且可经由熔丝总线FB将位的相应子组提供 给行解码器108和/或存储器单元阵列118。位的子组中的位的计数可基于熔丝总线的宽 度(例如，沿熔丝总线的通道或信号线的数目)。可根据选择时钟信号对熔丝阵列125和 熔丝逻辑126进行计时。
在一些实例中，如当熔丝变得有缺陷时或由于另一操作异常，熔丝阵列125和/或熔 丝逻辑126可能读取错误熔丝数据且将错误熔丝数据提供给行解码器108和/或存储器单 元阵列118。在一些实例中，错误熔丝数据可不利地影响半导体装置100的性能。在一 些实例中，熔丝逻辑126可包含配置成选择性地启用与从熔丝阵列125读取的熔丝数据 相关联的ECC操作的电路系统。可经由如来自模式寄存器、选项电路或另一可编程配 置电路的半导体装置100的另一熔丝或配置参数来启用ECC操作。
当停用ECC操作时，可将熔丝数据位的第一群组和数据位的第二群组提供给行解码器108或熔丝锁存器119，以启用存储器单元的相应替换列(或行)或停用半导体装置 100中的存储器单元的相应有缺陷的列(或行)。当启用ECC操作时，熔丝逻辑126的ECC 电路127可基于在熔丝数据位的第一群组的子组中编码的ECC数据对熔丝数据位的第 二群组进行ECC操作，以提供经过校正的熔丝数据位的第二群组。可将经过校正的第 二数据位提供给行解码器108或熔丝锁存器119，以启用存储器单元的替换列(或行)或 停用半导体装置100中的存储器单元的有缺陷的列(或行)。在一些实例中，当启用ECC 操作时，可将默认位值(例如，低逻辑值)提供给熔丝锁存器119代替熔丝数据位的第一 群组。在一些实例中，熔丝逻辑126可包含多路复用器以选择性地将熔丝数据位的第二 群组或经过校正的熔丝数据位的第二群组提供给地址锁存器119。提供在熔丝数据解码 期间实施ECC操作的能力可提高依赖于正确且有效熔丝数据的操作的半导体装置100 的可靠性。
图2是根据本公开的实施例的半导体装置的熔丝逻辑电路系统200的一部分的框图。熔丝逻辑电路系统200包含耦合到熔丝锁存器电路220(1)到(2)的ECC电路210。在 一些实例中，图1的半导体装置100可实施熔丝逻辑电路系统200。
ECC电路210可包含耦合到多路复用器214、多路复用器212和多路复用器213的ECC逻辑211，且可配置成经由熔丝总线从熔丝阵列(未展示)接收熔丝数据 FuseData<14:1>。ECC逻辑211可接收数据FuseData<9:1>。ECC逻辑211可配置成基 于数据FuseData<9:1>来进行ECC操作以提供经过校正的FuseData<7:1>。在一实例中， 可用对应于从FuseData<7:1>检索到的预期数据的ECC数据对FuseData<9:8>位进行编 码。响应于基于FuseData<9:8>的值检测到FuseData<7:1>中的错误，ECC逻辑211可基 于FuseData<9:8>来校正FuseData<7:1>的一或多个位以提供经过校正的FuseData<7:1>。 如果未检测到错误，那么ECC逻辑211提供FuseData<7:1>作为经过校正的 FuseData<7:1>。多路复用器214可接收FuseData<7:1>和经过校正的FuseData<7:1>两者， 且可基于ECC启用信号的值选择性地将FuseData<7:1>或经过校正的FuseData<7:1>中的 一个提供给熔丝锁存器电路220(2)。在一些实例中，可经由熔丝总线提供ECC启用信号 作为额外FuseData位。
多路复用器212可接收FuseData<14:10>和VSS源电压，且可基于ECC启用信号的值选择性地将FuseData<14:10>或VSS源电压中的一个提供给熔丝锁存器电路220(1)。 多路复用器213可接收FuseData<9:8>和VSS源电压，且可基于ECC启用信号的值选择 性地将FuseData<9:8>或VSS源电压中的一个提供给熔丝锁存器电路220(1)。
在一些实例中，熔丝锁存器电路220(1)到(2)可各自配置成启用存储器单元的相应替 换行或列。在其它实例中，熔丝锁存器电路220(1)到(2)可各自配置成停用存储器单元的 相应有缺陷的行或列。在另外其它实例中，熔丝锁存器电路220(1)到(2)中的一个可配置 成启用存储器单元的相应替换行或列，且熔丝锁存器电路220(1)到(2)中的另一个可配置 成停用存储器单元的相应有缺陷的行或列。
在操作中，ECC电路210可在至少两个不同模式中的一个下操作。在一实例中，ECC电路210的操作模式可由ECC启用信号的值控制。ECC启用信号可以是来自熔丝阵列 的额外熔丝数据，或可以是来自半导体装置的另一配置参数或设定。在第一操作模式下， 可停用或未使用ECC逻辑211，且ECC电路210可将FuseData<14:8>(经由多路复用器 212和多路复用器213)提供给熔丝锁存器电路220(1)且将FuseData<7:1>(经由多路复用 器214)提供给熔丝锁存器电路220(2)。当在第一模式(例如，其中ECC逻辑211停用或 未使用)下操作时，ECC电路210和熔丝锁存器电路220(1)到(2)可针对高良率应用(如针 对在工艺生命周期早期的半导体装置)以全冗余操作。
在第二操作模式下，可用基于配置成存储FuseData<7:1>位的熔丝的预期编程值的 ECC来编码FuseData<9:8>位。可基于在FuseData<9:8>位中编码的ECC来启用或激活ECC逻辑211以将经过校正的FuseData<7:1>提供给多路复用器214。经由FuseData<9:8> 接收到的ECC可由ECC逻辑211用以检测和校正FuseData<7:1>中的错误，以提供经过 校正的FuseData<7:1>。当未检测到错误时，ECC逻辑211配置成提供FuseData<7:1>作 为经过校正的FuseData<7:1>。当在FuseData<7:1>中检测到一或多个错误时，ECC逻辑 211配置成校正一或多个错误以提供经过校正的FuseData<7:1>。
多路复用器214可响应于ECC启用信号而将经过校正的FuseData<7:1>提供给熔丝锁存器电路220(2)。此外，多路复用器212和多路复用器213可响应于ECC启用信号而 共同将VSS源电压提供给熔丝锁存器电路220(1)。VSS源电压可去激活熔丝锁存器电路 220(1)，从而防止启用存储器单元的替换行或列或停用存储器单元的有缺陷的行或列。 因此，当在第二模式下操作时(例如，当启用或激活ECC逻辑211时)，ECC电路210和 熔丝锁存器电路220(1)到(2)可以小于全冗余操作(例如，经由VSS源电压有效地停用熔 丝锁存器电路220(1))，但针对需要更高可靠性的应用(如针对在工艺生命周期的更成熟 阶段中的半导体装置)通过使用ECC逻辑211以更高熔丝数据完整性/可靠性操作。
应了解，控制熔丝锁存器电路220(1)到(2)(例如，每组熔丝锁存器7个位)的14个总 FuseData<14:1>位是示例性的，且可基于应用使用更多或更少的位。位的计数可基于行或列地址的大小。另外，在第二操作模式下，将两个位分配给(例如，在FuseData<9:8> 中编码的)ECC是示例性的，且在不脱离本公开的范围的情况下，可将多于两个位分配 给ECC。在一些实例中，分配给ECC的位的计数可基于针对错误进行评估的FuseData 中的位的数目(例如，在评估更多FuseData位时分配给ECC更多个位)。此外，虽然图2 描绘使用单个多路复用器的多路复用器212、多路复用器213和多路复用器214，但应 了解，多路复用器212、多路复用器213和多路复用器214可各自包含用于接收到的每 一位的个别多路复用器电路。提供在熔丝数据解码期间实施ECC操作的能力可提高依 赖于正确且有效熔丝数据的操作的半导体装置的可靠性。
图3是根据本公开的实施例的半导体装置的熔丝逻辑电路系统300的一部分的框图。熔丝逻辑电路系统300包含选项熔丝锁存器电路304、驱动电路306、行锁存器电 路308、ECC电路310和列熔丝锁存器电路320(1)到(2)。在一些实例中，图1的半导体 装置100和/或图2的熔丝逻辑电路系统200可实施熔丝逻辑电路系统300。
选项熔丝锁存器电路304可包含一组锁存器，所述锁存器配置成经由熔丝总线从熔 丝阵列(未展示)锁存FuseBusData<14:0>的值。选项熔丝锁存器电路304可锁存FuseBusData<14:0>的值以设定或控制半导体装置的配置参数。举例来说，存储在选项熔丝锁存器电路304处的配置参数可由半导体装置用以指明操作特性，如电压电平、定时 配置、I/O和其它总线配置等。在一些实例中，选项熔丝锁存器电路304可改变 FuseBusData<14:0>以用于提供给下游电路系统。驱动电路306可接收选项熔丝锁存器电 路304的输出，且可基于选项熔丝锁存器电路304的输出将FuseData<14:0>信号驱动到 行锁存器电路308。
行锁存器电路308可配置成基于FuseData<14:0>来启用存储器单元的相应替换行或 停用存储器单元的相应有缺陷的行。行锁存器电路308可包含异或门(exclusive ORgate)， 所述异或门基于FuseData<6>和FuseData<0>位的值来控制启用锁存器EN。当启用锁存 器EN存储第一值时，可激活行锁存器电路308以启用存储器单元的相应替换行或停用存储器单元的相应有缺陷的行。否则，行锁存器电路308可以是不活动的或去激活。
ECC电路310可包含耦合到多路复用器314和多路复用器312的ECC逻辑311，且 可配置成从行锁存器电路308接收FuseData<14:1>。ECC逻辑311可接收数据 FuseData<9:1>。ECC逻辑311可配置成基于数据FuseData<9:1>来进行ECC操作以提供 经过校正的CFuseData<7:1>。在一实例中，可用对应于从FuseData<7:1>检索到的预期 数据的ECC数据对FuseData<9:8>位进行编码。响应于基于FuseData<9:8>的值检测到 FuseData<7:1>中的错误，ECC逻辑311可基于FuseData<9:8>来校正FuseData<7:1>的一 或多个位以提供CFuseData<7:1>。如果未检测到错误，那么ECC逻辑311提供 FuseData<7:1>作为CFuseData<7:1>。多路复用器314可接收FuseData<7:1>和 CFuseData<7:1>两者，且可基于ECC启用信号的值选择性地将FuseData<7:1>或 CFuseData<7:1>中的一个提供给列熔丝锁存器电路320(2)。在一些实例中，可经由熔丝 总线提供ECC启用信号作为额外FuseData位。
多路复用器312可接收FuseData<14:8>和VSS源电压，且可基于ECC启用信号的 值选择性地将FuseData<14:8>或VSS源电压中的一个提供给列熔丝锁存器电路320(1)。
在一些实例中，列熔丝锁存器电路320(1)到(2)可各自配置成启用存储器单元的相应 替换列。在其它实例中，列熔丝锁存器电路320(1)到(2)可各自配置成停用存储器单元的 相应有缺陷的列。在另外其它实例中，列熔丝锁存器电路320(1)到(2)中的一个可配置成 启用存储器单元的相应替换列，且列熔丝锁存器电路320(1)到(2)中的另一个可配置成停 用存储器单元的相应有缺陷的列。列熔丝锁存器电路320(1)可包含异或门，所述异或门 基于FuseData<14>和FuseData<8>位的值来控制启用锁存器EN1。当启用锁存器EN1存储第一值时，可激活列熔丝锁存器电路320(1)以启用存储器单元的相应替换行或停用存储器单元的相应有缺陷的行。否则，列熔丝锁存器电路320(1)可以是不活动的或去激活。类似地，列熔丝锁存器电路320(2)可包含异或门，所述异或门基于FuseData<7>和FuseData<1>位的值来控制启用锁存器EN0。当启用锁存器EN0存储第一值时，可激活 列熔丝锁存器电路320(2)以启用存储器单元的相应替换行或停用存储器单元的相应有缺 陷的行。否则，列熔丝锁存器电路320(2)可以是不活动的或去激活。
在操作中，选项熔丝锁存器电路304可锁存FuseBusData<14:0>的值以设定或控制半导体装置的配置参数，以便指明半导体装置的操作特性(例如，电压电平、定时配置、 I/O和其它总线配置等)。驱动电路306可接收选项熔丝锁存器电路304的输出，且可基 于选项熔丝锁存器电路304的输出将FuseData<14:0>信号驱动到行锁存器电路308。行 锁存器电路308可配置成基于FuseData<14:0>来启用存储器单元的相应替换行或停用存 储器单元的相应有缺陷的行。可基于存储在启用锁存器EN处的值来激活行锁存器电路308。亦即，当启用锁存器EN存储第一值时，可激活行锁存器电路308以启用存储器单 元的相应替换行或停用存储器单元的相应有缺陷的行。否则，行锁存器电路308可以是 不活动的或去激活。
ECC电路310可从行锁存器电路308接收FuseData<14:1>。ECC电路310可在至少 两个不同模式中的一个下操作。在一实例中，ECC电路310的操作模式可由ECC启用 信号的值控制。ECC启用信号可以是来自熔丝阵列的额外熔丝数据，或可以是来自半导 体装置的另一配置参数或设定。在第一操作模式下，可停用或未使用ECC逻辑311，且 ECC电路310可将FuseData<14:8>(经由多路复用器312)提供给列熔丝锁存器电路320(1) 且将FuseData<7:1>(经由多路复用器314)提供给熔丝锁存器320(2)。当在第一模式(例如， 其中ECC逻辑311停用或未使用)下操作时，ECC电路310和熔丝锁存器320(1)到(2)可 针对高良率应用(如针对在工艺生命周期早期的半导体装置)以全冗余操作。
在第二操作模式下，可用基于配置成存储FuseData<7:1>位的熔丝的预期编程值的 ECC来编码FuseData<9:8>位。可基于在FuseData<9:8>位中编码的ECC来启用或激活ECC逻辑311以将CFuseData<7:1>提供给多路复用器314。经由FuseData<9:8>接收到 的ECC可由ECC逻辑311用以检测和校正FuseData<7:1>中的错误，以提供 CFuseData<7:1>。当未检测到错误时，ECC逻辑311配置成提供FuseData<7:1>作为 CFuseData<7:1>。当在FuseData<7:1>中检测到一或多个错误时，ECC逻辑311配置成 校正一或多个错误以提供CFuseData<7:1>。
多路复用器314可响应于ECC启用信号而将CFuseData<7:1>提供给列熔丝锁存器电路320(2)。此外，多路复用器312可响应于ECC启用信号而将VSS源电压提供给列 熔丝锁存器电路320(1)。VSS源电压可使得启用锁存器EN1指示列熔丝锁存器电路 320(1)去激活，这可防止列熔丝锁存器电路320(1)用于启用存储器单元的替换行或列或 停用存储器单元的有缺陷的行或列。因此，当在第二模式下操作时(例如，当启用或激活 ECC逻辑311时)，半导体装置可以小于全冗余操作(例如，其中列熔丝锁存器电路320(1) 去激活)，但针对需要更高可靠性的应用(如针对在工艺生命周期的更成熟阶段中的半导 体装置)通过使用ECC电路310以更高熔丝数据完整性/可靠性操作。
应了解，控制列熔丝锁存器电路320(1)到(2)(例如，每组熔丝锁存器7个位)的14个总FuseData<14:1>位是示例性的，且可基于应用使用更多或更少的位。位的计数可基 于行或列地址的大小。另外，在第二操作模式下，将两个位分配给(例如，在FuseData<9:8> 中编码的)ECC是示例性的，且在不脱离本公开的范围的情况下，可将多于两个位分配 给ECC。在一些实例中，分配给ECC的位的计数可基于针对错误进行评估的FuseData 中的位的数目(例如，在评估更多FuseData位时分配给ECC更多个位)。提供在熔丝数 据解码期间实施ECC操作的能力可提高依赖于正确且有效熔丝数据的操作的半导体装 置的可靠性。
图4是表示根据本公开的实施例的存储器装置的框图。图4展示从一对熔丝阵列425a和425b到存储器阵列400的熔丝总线428的传输路径。在一些实施例中，存储器 阵列400可以是图1的存储器单元阵列118的实施方案。然而，存储器阵列400包含16 个存储体430而非先前参考存储器阵列118所描述的八个存储体。16个存储体430各自 组织成四个存储体430的四个存储体群组(BG0到BG3)。存储体430中的每一个与一组 行锁存器419和列锁存器432相关联。
可经由熔丝逻辑426分别从熔丝阵列425a到b沿着熔丝阵列总线FAB<15:0>和 FAB<31:16>到熔丝总线FB<15:0>扫描地址作为熔丝数据的部分。在图4的特定实施例 中，可存在一对熔丝阵列425a和425b。熔丝阵列425a可包含一组反熔丝，所述反熔丝 通常可用于存储行地址的第一部分的地址信息。熔丝阵列425b可包含一组熔丝，所述 熔丝通常可用于存储行地址的第二部分的地址信息。在一些实施例中，可基于指派给地 址的数值在第一部分与第二部分之间划分行地址。举例来说，地址可通过数值分类，具 有较小值的行地址可指派给熔丝阵列425a，而具有较大值的行地址指派给熔丝阵列 425b。由于地址的值可表达为二进制数，所以对于具有高值的数，所述数的大部分位可 处于高逻辑电平，而具有低值的数可具有低逻辑电平处的大部分位。因此，将高值地址 存储在包含默认为高逻辑电平的熔丝的熔丝阵列425b中，且将低值地址存储在包含默 认为低逻辑电平的反熔丝的熔丝阵列425a中可能更高效。因此，与需要在熔丝阵列425a 中熔断的反熔丝相比，指派给熔丝阵列425b的高值地址可能需要熔断更少的熔丝。
在一些实施例中，熔丝阵列425a可包含反熔丝，且可以是非反相熔丝阵列(由于反熔丝的默认值是低逻辑电平)，且熔丝阵列425b可包含熔丝且是反相熔丝阵列。在一些 实施例中，可能有必要使从反相熔丝阵列425b提供的地址‘反相’(例如，针对高逻辑 电平调换低逻辑电平，且反之亦然)。
虽然熔丝阵列425a和425b的组织将在本文中继续作为实例实施方案论述，但应理解，可在其它实施例中使用组织熔丝阵列中的地址的其它方法。举例来说，单个熔丝阵 列可仅与熔丝、仅与反熔丝或其混合一起使用。
在广播操作期间，熔丝阵列425a到b可沿着熔丝阵列总线FAB<15:0>和FAB<31:16>广播熔丝数据，所述熔丝阵列总线可包含存储在熔丝阵列425a到b中的行地址。在图4 的特定实施例中，在广播操作期间，熔丝逻辑电路426可从熔丝阵列425a接收沿着熔 丝阵列总线FAB<15:0>的地址的一部分，且从熔丝阵列425b接收沿着熔丝阵列总线 FAB<31:16>的地址的一部分。熔丝逻辑电路426可通过交替沿着熔丝总线FB<15:0>提 供来自熔丝阵列总线FAB<15:0>还是熔丝阵列总线FAB<31:16>的地址而将地址组合到 熔丝总线FB<15:0>上。为了清楚起见，沿着熔丝阵列总线FAB<15:0>提供的地址可称为 ‘偶’地址，且沿着熔丝阵列总线FAB<31:16>提供的地址可称为‘奇’地址。应理解， 偶地址和奇地址是指在其中存储地址的熔丝阵列425a到b，且熔丝阵列总线FAB<15:0> 和FAB<31:16>两者可包含具有偶和奇两者的数值的地址。
熔丝逻辑电路426可沿着熔丝总线FB<15:0>提供数据。熔丝逻辑电路426可在沿着熔丝总线FB<15:0>从熔丝阵列总线FAB<15:0>提供偶地址与从熔丝阵列总线 FAB<31:16>提供奇地址之间交替。熔丝逻辑电路426还可基于熔丝总线的数据进行一或 多个操作。举例来说，如果熔丝阵列625a到b中的一个为反相熔丝阵列，那么熔丝逻 辑电路426可使从反相熔丝阵列提供的地址的值反相。
熔丝总线FB<15:0>可通过一或多个选项电路440传递数据。选项电路440可包含存储器的可与沿着熔丝总线FB<15:0>的地址交互的各种设定。举例来说，选项电路440 可包含熔丝设定，如测试模式和电源熔丝。存储在熔丝阵列425a到b中的数据可由选 项电路440锁存和/或读取，所述选项电路440接着可基于沿着熔丝总线428提供的选项 数据确定存储器的一或多个属性。
在穿过选项电路440之后，熔丝总线FB<15:0>可在穿过用于所有存储器存储体430的列锁存器432之前穿过用于所有存储器存储体430的行锁存器419。除沿着熔丝总线 FB<15:0>提供熔丝数据(包含地址数据)之外，熔丝逻辑电路426还可沿着熔丝总线 FB<15:0>提供一或多个选择信号。选择信号可与沿着熔丝总线的特定数据包相关联，且 可确定特定数据包与沿着熔丝总线FB＜15:0>的哪个电路相关联。举例来说，如果行锁 存器选择信号处于活动状态，那么其可指示数据包将存储在行锁存器419中。在一些实 施例中，这可用来自熔丝总线FB<15:0>的地址覆写已存储在行锁存器419中的地址。另 外的选择信号可用于指明既定存储数据包的特定行锁存器419的特定位置(例如，存储体 群组选择信号、存储体选择信号等)。
然而，在穿过列锁存器432之前，FB<15:0>可穿过ECC电路410。在一实例中， FB<15:0>可包含控制第一组列锁存器432的第一熔丝数据和控制第二组列锁存器432的 第二熔丝数据。ECC电路410可配置成基于半导体装置400的操作模式选择性地对经由 FB<15:0>接收到的第一熔丝数据进行ECC操作。可基于来自FB<15:0>的熔丝数据的位 或经由另一外部参数确定操作模式。在第一操作模式(例如，无ECC操作)下，ECC电路410使来自FB<15:0>的第一和第二熔丝数据穿过列锁存器432，而不改变第一或第二熔 丝数据。因此，当在第一模式下操作时，半导体装置和列锁存器432可针对高良率应用 (如针对在工艺生命周期早期的半导体装置)以全冗余操作。
在第二操作模式(例如，进行ECC操作)下，可用基于配置成存储第二熔丝数据的熔丝的预期编程值的ECC来编码FB<15:0>上的第二熔丝数据的一部分。ECC电路410可 启用或激活以通过检测和校正第一熔丝数据中的错误而将经过校正的第一熔丝数据提 供给第一组列锁存器432。当未检测到错误时，ECC电路410配置成提供第一熔丝数据 作为经过校正的第一熔丝数据。当在第一熔丝数据中检测到一或多个错误时，ECC电路 410配置成校正一或多个错误以提供经过校正的第一熔丝数据。ECC电路410配置成在 第二操作模式下时将经过校正的第一熔丝数据提供给第一组列锁存器432。另外，当在 第二模式下时，ECC电路410可将默认源电压提供给第二组列锁存器432以去激活第二 组。由于第二熔丝数据的部分改用由ECC编码，所以第二熔丝数据可能不可用于实现 存储器单元的有缺陷的列的替换。因此，当在第二模式下操作时(例如，当启用或激活 ECC模式时)，半导体装置400可以小于全冗余操作，但针对需要更高可靠性的应用(如 针对在工艺生命周期的更成熟阶段中的半导体装置)通过使用ECC操作以更高熔丝数据 完整性/可靠性操作。
图5是根据本公开的实施例的检测用于熔丝阵列数据的选择性地启用的ECC操作的方法500的流程图。方法500可至少部分地由图1的熔丝逻辑126、图2的熔丝逻辑 电路系统200、图3的熔丝逻辑电路系统300、图4的半导体装置400或其任何组合进 行。
方法500可包含在510处在纠错码(ECC)电路处接收启用信号、第一熔丝数据和第二熔丝数据。可从熔丝阵列(例如，图1的熔丝阵列125和/或图4的熔丝阵列427a或427b 中的一或两个)接收第一和第二熔丝数据。ECC电路可包含图1的ECC电路127、图2 的ECC电路210、图3的ECC电路310、图4的ECC电路410，或其任何组合。作为 一实例，第一熔丝数据可包含图2或3的FuseData<7:1>，且第二熔丝数据可包含图2 或3的FuseData<14:8>。
方法500可包含在520处基于第二熔丝数据的一部分对第一熔丝数据进行ECC操作以提供经过校正的第一熔丝数据。ECC操作可使用ECC逻辑进行，所述ECC逻辑如 图2的ECC逻辑211或图3的ECC逻辑311。在一些实例中，方法500可进一步包含 基于在第二熔丝数据的部分中编码的ECC对第一熔丝数据进行ECC操作。在特定实例 中，第二熔丝数据的部分可包含图2和3的FuseData<9:8>，但更多或不同的位可组成ECC。
方法500可包含在530处基于启用信号，将第一熔丝数据或经过校正的第一熔丝数据中的一个提供给配置成选择性地替换有缺陷的存储器单元的群组的锁存器电路。锁存器电路可包含图1的熔丝锁存器119中的一些、图2的锁存器电路220(2)、图3的列锁 存器电路320(2)、图4的列锁存器432中的任一个，或其任何组合。在一些实例中，方 法500可进一步包含基于第一熔丝数据或经过校正的第一熔丝数据中的一个选择性地替 换有缺陷的存储器单元的行。
在一些实例中，方法500可进一步包含基于第一熔丝数据或经过校正的第一熔丝数 据中的一个选择性地替换有缺陷的存储器单元的列。在一些实例中，方法500可进一步包含响应于启用信号具有第一值而将第二熔丝数据提供给配置成选择性地替换有缺陷 的存储器单元的第二群组的第二锁存器电路，且响应于启用信号具有第二值而将源电压 提供给所述第二锁存器电路。第二锁存器电路可包含图1的熔丝锁存器119中的一些、 图2的锁存器电路220(1)、图3的列锁存器电路320(1)、图4的列锁存器432中的任一 个，或其任何组合。在一些实例中，源电压是VSS电压。
虽然详细描述是描述特定优选实施例和实例，但所属领域的技术人员将理解，本公 开的范围从具体公开的实施例扩展到其它替代性实施例和/或所述实施例和其显而易见 的修改和等效物的使用。此外，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合且仍然落入本公开的范围内。应理解，所公开实施例的各种特征和方面可彼此组合或替代以便形 成所公开实施例的不同模式。因此，希望本公开中的至少一些的范围不应受上文所描述 的特定所公开实施例的限制。

Claims (20)

1.一种设备，其包括：
纠错码ECC电路，其配置成接收启用信号以及经由熔丝总线接收第一熔丝数据以及第二熔丝数据，其中所述ECC逻辑电路配置成基于所述第二熔丝数据的一部分对所述第一熔丝数据进行ECC操作以提供经过校正的第一熔丝数据，其中所述ECC逻辑电路配置成基于所述启用信号在输出处提供所述第一熔丝数据或所述经过校正的第一熔丝数据中的一个；以及
锁存器电路，其包括多个锁存器，所述多个锁存器配置成基于所述第一熔丝数据或所述经过校正的第一熔丝数据中的所述一个选择性地替换有缺陷的存储器单元的群组。
2.根据权利要求1所述的设备，其中所述ECC电路包含ECC逻辑，所述ECC逻辑配置成基于在所述第二熔丝数据的所述部分中编码的ECC对所述第一熔丝数据进行所述ECC操作。
3.根据权利要求1所述的设备，其中所述ECC电路包含一组多路复用器，所述多路复用器配置成响应于所述启用信号具有第一值而提供所述第一熔丝数据，以及响应于所述启用信号具有第二值而提供所述经过校正的第一熔丝数据。
4.根据权利要求1所述的设备，其中所述ECC电路配置成将所述第二熔丝数据提供给第二锁存器电路，所述第二锁存器电路配置成响应于所述启用信号具有第一值而选择性地替换有缺陷的存储器单元的第二群组。
5.根据权利要求4所述的设备，其中所述ECC电路配置成响应于所述启用信号具有第二值而将源电压提供给所述第二锁存器电路。
6.根据权利要求5所述的设备，其中所述ECC电路包括一组多路复用器，所述多路复用器配置成基于所述启用信号选择性地将所述第二熔丝数据或所述源电压提供给所述第二锁存器电路。
7.根据权利要求1所述的设备，其中所述锁存器电路配置成选择性地替换有缺陷的存储器单元的行。
8.根据权利要求1所述的设备，其中所述锁存器电路配置成选择性地替换有缺陷的存储器单元的列。
9.根据权利要求1所述的设备，其进一步包括配置成提供所述第一熔丝数据以及所述第二熔丝数据的熔丝阵列。
10.根据权利要求1所述的设备，其中所述ECC电路配置成经由第三熔丝数据接收所述启用信号。
11.一种设备，其包括：
熔丝阵列，其配置成将第一熔丝数据以及第二熔丝数据提供给熔丝总线；
熔丝逻辑电路，其配置成经由所述熔丝总线接收所述第一熔丝数据以及所述第二熔丝数据，所述熔丝逻辑电路配置成使用在所述第二熔丝数据中编码的ECC对所述第一熔丝数据进行纠错码ECC操作以提供经过校正的第一熔丝数据，其中所述熔丝逻辑电路配置成基于操作模式提供所述经过校正的第一熔丝数据或所述熔丝数据中的一个作为输出第一熔丝数据；以及
锁存器电路，其包括多个锁存器，所述多个锁存器配置成基于所述输出第一熔丝数据选择性地替换有缺陷的存储器单元的群组。
12.根据权利要求11所述的设备，其中当在第一操作模式下时，所述熔丝逻辑电路配置成提供所述第一熔丝数据作为所述输出第一熔丝数据以及提供所述第二熔丝数据作为输出第二熔丝数据。
13.根据权利要求12所述的设备，其中当在第二操作模式下时，所述熔丝逻辑电路配置成提供所述经过校正的第一熔丝数据作为所述输出第一熔丝数据以及提供源电压作为输出第二熔丝数据。
14.根据权利要求12所述的设备，其进一步包括第二锁存器电路，所述第二锁存器电路配置成基于所述第二输出熔丝数据选择性地替换有缺陷的存储器单元的第二群组。
15.根据权利要求11所述的设备，其中所述熔丝逻辑电路配置成基于第三熔丝数据来确定所述操作模式。
16.一种方法，其包括：
在纠错码ECC电路处从可编程选项电路接收启用信号以及从熔丝阵列接收第一熔丝数据以及第二熔丝数据；
响应于所述启用信号具有第一值：
基于所述第二熔丝数据的一部分对所述第一熔丝数据进行ECC操作以提供经过校正的第一熔丝数据；以及
将所述经过校正的第一熔丝数据提供给配置成选择性地替换有缺陷的存储器单元的群组的锁存器电路；
响应于所述启用信号具有第二值，将所述第一熔丝数据提供给配置成选择性地替换所述有缺陷的存储器单元的群组的所述锁存器电路。
17.根据权利要求16所述的方法，其进一步包括基于在所述第二熔丝数据的所述部分中编码的ECC对所述第一熔丝数据进行所述ECC操作。
18.根据权利要求16所述的方法，其进一步包括：
响应于所述启用信号具有第一值，将所述第二熔丝数据提供给配置成选择性地替换有缺陷的存储器单元的第二群组的第二锁存器电路；以及
响应于所述启用信号具有第二值，将源电压提供给所述第二锁存器电路。
19.根据权利要求16所述的方法，其进一步包括基于所述第一熔丝数据或所述经过校正的第一熔丝数据中的所述一个选择性地替换有缺陷的存储器单元的行。
20.根据权利要求16所述的方法，其进一步包括基于所述第一熔丝数据或所述经过校正的第一熔丝数据中的所述一个选择性地替换有缺陷的存储器单元的列。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417411B2 (en) * 2020-11-04 2022-08-16 Micron Technology, Inc. Systems and methods for power savings in row repaired memory

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960013649B1 (ko) * 1994-04-12 1996-10-10 엘지전자 주식회사 에이치디티브이(hdtv)의 지상 및 케이블 방송신호 공동수신장치
US6386456B1 (en) * 1999-06-04 2002-05-14 International Business Machines Corporation Memory card identification system
JP2001183426A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 半導体集積回路
US6732266B1 (en) * 2000-08-28 2004-05-04 Advanced Micro Devices, Inc. Method and apparatus for reconfiguring circuit board and integrated circuit packet arrangement with one-time programmable elements
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
US7174486B2 (en) * 2002-11-22 2007-02-06 International Business Machines Corporation Automation of fuse compression for an ASIC design system
JP3898682B2 (ja) * 2003-10-03 2007-03-28 株式会社東芝 半導体集積回路
US7386771B2 (en) * 2006-01-06 2008-06-10 International Business Machines Corporation Repair of memory hard failures during normal operation, using ECC and a hard fail identifier circuit
JP2007257791A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置
JP5439974B2 (ja) * 2009-06-22 2014-03-12 富士通セミコンダクター株式会社 半導体装置及び不良箇所情報の書き込み方法
KR20110124992A (ko) * 2010-05-12 2011-11-18 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
AU2012320300C1 (en) * 2011-10-03 2017-06-01 Respivert Limited 1-Pyrazolyl-3-(4-((2-anilinopyrimidin-4-yl)oxy)napththalen-1-yl) ureas as P38 MAP kinase inhibitors
US8972835B1 (en) * 2012-06-06 2015-03-03 Xilinx, Inc. Encoding and decoding of information using a block code matrix
US9013921B2 (en) * 2012-12-06 2015-04-21 Samsung Electronics Co., Ltd. Semiconductor memory device
KR101862379B1 (ko) * 2013-04-19 2018-07-05 삼성전자주식회사 Ｅｃｃ 동작과 리던던시 리페어 동작을 공유하는 메모리 장치
US9362007B2 (en) * 2013-06-20 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor memory device
US10468118B2 (en) * 2014-03-03 2019-11-05 Hewlett Packard Enterprise Development Lp DRAM row sparing
US9348695B2 (en) * 2014-05-21 2016-05-24 Sandisk Technologies Inc. System and method of storing redundancy data
KR102324769B1 (ko) * 2015-06-29 2021-11-10 삼성전자주식회사 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102504178B1 (ko) * 2016-08-23 2023-02-28 에스케이하이닉스 주식회사 반도체장치
US10665317B2 (en) * 2017-05-17 2020-05-26 Xi'an Uniic Semiconductors Co., Ltd. Method of ECC encoding a DRAM and a DRAM
KR20190075354A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법

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