CN113936999A - 一种金属栅极结构及其形成方法 - Google Patents

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Abstract

本发明提供一种金属栅极结构及其形成方法，方法包括：提供一衬底，在衬底上自下而上依次形成栅介质层、功函数层；在功函数层上沉积一层或多层顶部阻挡层，该顶部阻挡层包括自下而上堆叠的氮化钛层与氮化钽层；在顶部阻挡层上形成金属栅。本发明利用多层顶层阻挡层结构的金属栅极结构有效阻挡了金属穿透，解决了由金属穿透造成的器件电学性能不稳定、器件失效的问题，并且不需要增加光罩，降低了成本，也不需要增加制程步骤，工艺简单，提高了工艺价值。

Description

一种金属栅极结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，具体涉及一种金属栅极结构及其形成方法。
背景技术
金属栅极结构通常采用由具有高介电常数(HK)的栅介质层以及金属栅(MG)叠加而成的HKMG。如图1和图2所示，现有金属栅极结构包括形成于衬底101表面的栅介质层、功函数层、顶部阻挡层108和金属栅109。其中，栅介质层包括界面层102、高介电常数层103和底部阻挡层。界面层102位于高介电常数层103和衬底101之间；底部阻挡层位于高介电常数层103和功函数层之间。底部阻挡层包括两层，分别为下层氮化钛层(TiN)104与上层氮化钽层(TaN)105。顶部阻挡层108为单层TiN层。
金属栅极结构为PMOS管的栅极结构，功函数层为P型功函数层106；或者，金属栅极结构为NMOS管的栅极结构，功函数层为N型功函数层107；或者，在同一所衬底101上同时集成有PMOS管和NMOS管，PMOS管的金属栅极结构中的功函数层由P型功函数层106和N型功函数层107叠加而成，NMOS管的金属栅极结构中的功函数层由N型功函数层107组成，图1中的示意图对应于在衬底101上集成有PMOS管时PMOS管对应的金属栅极结构。图2中的示意图对应于在衬底101上集成有NMOS管时NMOS管对应的金属栅极结构。其中，P型功函数层106的材料为TiN，N型功函数层107的材料为TiAl。另外，在所述金属栅极结构的侧面形成有侧墙110，在所述金属栅极结构的侧墙109之外的区域形成有层间介质层111。
在现有金属栅极结构中，金属栅的材料为钨,此材质穿透力非常的强，因此钨很容易的会从下往下穿透，并且传统工艺的顶部阻挡层108为单层的阻挡层,材料为氮化汰(TiN)，TiN层本身为多晶结构，会具有较大的晶界，较大的晶界处是金属穿透的路径，因此，虽然有一层顶部阻挡层但依然无法有效的的阻挡金属穿透(Metal Penetration)，图3显示为现有技术金属栅极结构的金属穿透的示意图。如图3所示，产生金属穿透112，轻微的金属穿透会造成器件阀值电压飘移(Vt shift)/器件导通电流改变(Ion change)，从而影响器件的电学性能；严重的金属穿透则会造成器件失效(Device failure)。
发明内容
有鉴于此，本发明提供一种金属栅极及其形成方法，用以解决现有技术中存在的金属穿透问题。
本发明提供一种金属栅极结构形成方法，包括以下步骤：
步骤一、提供一衬底，在所述衬底上自下而上依次形成栅介质层、功函数层；
步骤二、在所述功函数层上沉积一层或多层顶部阻挡层，所述顶部阻挡层包括自下而上堆叠的氮化钛层与氮化钽层；
步骤三、在所述顶部阻挡层上形成金属栅。
优选地，步骤一中所述衬底为硅衬底。
优选地，步骤一中所述栅介质层包括界面层、高介电常数层和底部阻挡层；所述界面层位于所述高介电常数层和所述衬底之间；所述底部阻挡层位于所述高介电常数层和所述功函数层之间；所述底部阻挡层包括上层氮化钽层与下层氮化钛层。
优选地，所述金属栅极结构为PMOS管的栅极结构，所述功函数层为P型功函数层。
优选地，所述金属栅极结构为NMOS管的栅极结构，所述功函数层为N型功函数层。
优选地，所述金属栅极结构为在同一所述衬底上同时集成有PMOS管和NMOS管的栅极结构，所述PMOS管的所述金属栅极结构中的所述功函数层由P型功函数层和N型功函数层叠加而成，所述NMOS管的所述金属栅极结构中的所述功函数层由N型功函数层组成。
优选地，所述P型功函数层的材料为TiN，所述N型功函数层的材料为TiAl。
优选地，步骤三中所述金属栅的材料为钨。
本发明还提供一种金属栅极结构，包括：
衬底；
位于所述衬底表面的栅介质层；
位于所述栅介质层顶部的功函数层；
位于所述功函数层表面的一层或多层顶部阻挡层，所述顶部阻挡层包括自下而上堆叠的氮化钛层与氮化钽层；
形成在所述顶部阻挡层上的金属栅。
优选地，所述衬底为硅衬底。
优选地，所述栅介质层包括界面层、高介电常数层和底部阻挡层；所述界面层位于所述高介电常数层和所述衬底之间；所述底部阻挡层位于所述高介电常数层和所述功函数层之间；所述底部阻挡层包括上层氮化钽层与下层氮化钛层。
优选地，所述金属栅极结构为PMOS管的栅极结构，所述功函数层为P型功函数层。
优选地，所述金属栅极结构为NMOS管的栅极结构，所述功函数层为N型功函数层。
优选地，所述金属栅极结构为在同一所述衬底上同时集成有PMOS管和NMOS管的栅极结构，所述PMOS管的所述金属栅极结构中的所述功函数层由P型功函数层和N型功函数层叠加而成，所述NMOS管的所述金属栅极结构中的所述功函数层由N型功函数层组成。
优选地，所述P型功函数层的材料为TiN，所述N型功函数层的材料为TiAl。
优选地，所述金属栅的材料为钨。
本发明通过将位于功函数层和金属栅间的单层顶阻挡层改变为多层顶层阻挡层形成新的金属栅极结构，解决了由于金属穿透造成的器件电学性能不稳定、器件失效的问题。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1显示为现有技术PMOS管的金属栅极结构的示意图；
图2显示为现有技术NMOS管的金属栅极结构的示意图；
图3显示为现有技术金属栅极结构的金属穿透的示意图；
图4显示为本发明实施例的金属栅极结构形成方法的流程图；
图5显示为本发明实施例的一层顶层阻挡层的示意图；
图6显示为本发明实施例的多层顶层阻挡层的示意图；
图7显示为本发明实施例的PMOS管的金属栅极结构的示意图；
图8显示为本发明实施例的NMOS管的金属栅极结构的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图4显示为本发明实施例的金属栅极结构形成方法的流程图。
如图4所示，包括以下步骤：
步骤一，提供一衬底，在衬底上自下而上依次形成栅介质层、功函数层。
如图7和图8所示，在衬底101上自下而上依次形成栅介质层、功函数层。其中，栅介质层包括界面层102、高介电常数层103和底部阻挡层，界面层102位于高介电常数层103和衬底101之间，底部阻挡层位于高介电常数层103和功函数层之间，底部阻挡层包括下层氮化钛层104与上层氮化钽层105。金属栅极结构为PMOS管的栅极结构，功函数层为P型功函数层106。金属栅极结构为NMOS管的栅极结构，功函数层为N型功函数层107。金属栅极结构为在同一所述衬底上同时集成有PMOS管和NMOS管的栅极结构，PMOS管的所述金属栅极结构中的功函数层由P型功函数层106和N型功函数层107叠加而成，NMOS管的金属栅极结构中的功函数层由N型功函数107层组成。
界面层102的材料包括氧化硅、氮化硅或氮氧化硅。高介电常数层103的材料包括二氧化硅、氮化硅、三氧化二铝、五氧化二钽、氧化钇、硅酸铪氧化合物、二氧化铪、二氧化锆、钛酸锶、硅酸锆氧化合物中的一种或多种。在本发明实施例中，界面层102的材料为氧化硅，高介电常数层103的材料为HfO2，P型功函数层106的材料为TiN，N型功函数层107的材料为TiAl。上述各层可以通过诸如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或溅射沉积工艺来形成，这里不再赘述。
步骤二，在功函数层上沉积一层或多层顶部阻挡层，所述顶部阻挡层包括自下而上堆叠的氮化钛层与氮化钽层。
如图5和图6所示，显示为本发明实施例的一层顶层阻挡层和多层顶层阻挡层的结构示意图。在本发明实施例中，利用氮化钽(TaN)与氮化汰(TiN)交互堆栈的方式来组成顶层阻挡层的结构，具体地，一层顶层阻挡层的结构为TaN/TiN，两层顶部阻挡层的结构为TaN/TiN/TaN/TiN，N层顶部阻挡层的结构为TaN/TiN/----/TaN/TiN，包含N个TaN/TiN结构。顶层阻挡层的形成方法与图1、图2中底部阻挡层104、105的形成方法相同，在本发明实施例中形成如图1、图2中所示的一层或多层氮化钛层104与氮化钽层105结构。具体的形成方法可通过ALD工艺、CVD工艺、PVD工艺或溅射沉积工艺来形成。相比现有金属栅极结构的顶部阻挡层108的单层TiN层结构，本发明实施例的顶部阻挡层可有效防止金属栅极所造成的金属穿透，使得器件更加的稳定,避免器件失效。
步骤三，在顶部阻挡层上形成金属栅。
在本发明实施例中，所述金属栅的材料为钨。在形成的顶部阻挡层上方填充钨形成金属栅。
综上所述，本发明利用氮化钽(TaN)与氮化汰(TiN)交互堆栈的多层顶层阻挡层,可以有效阻挡其上层金属栅极层往下穿透的问题，防止金属穿透导致的器件阀值电压飘移，器件导通电流改变，或是器件失效,可以提高器件稳定度与可靠性，并且，不需要增加光罩而使成本增加，也不需要增加制程步骤而产生复杂度，有很高的工艺价值。
图7显示为本发明实施例PMOS管的金属栅极结构的示意图。图8显示为本发明实施例NMOS管的金属栅极结构的示意图。如图7和图8所示，本发明实施例金属栅极结构包括形成于衬底101表面的栅介质层、功函数层、顶部阻挡层113和金属栅109。其中，栅介质层包括界面层102、高介电常数层103和底部阻挡层。界面层102位于高介电常数层103和衬底101之间，底部阻挡层位于高介电常数层103和功函数层之间。底部阻挡层包括两层，分别为下层氮化钛层(TiN)104与上层氮化钽层(TaN)105。金属栅极结构为PMOS管的栅极结构，功函数层为P型功函数层106。金属栅极结构为NMOS管的栅极结构，功函数层为N型功函数层107。金属栅极结构为在同一衬底上同时集成有PMOS管和NMOS管的栅极结构，PMOS管的所述金属栅极结构中的功函数层由P型功函数层106和N型功函数层107叠加而成，NMOS管的金属栅极结构中的功函数层由N型功函数层107组成。
通常，金属栅极结构的形成区域为多晶硅伪栅的去除区域，在多晶硅伪栅去除之后再形成所述金属栅极结构，在所述金属栅极结构的侧面形成有侧墙110，在所述金属栅极结构的侧墙109之外的区域形成有层间介质层111，侧墙110通过在多晶硅伪栅去除之前形成在多晶硅伪栅的侧面，层间介质层111也在多晶硅伪栅去除之前形成。如图7和图8所示，在所述金属栅极结构的侧面形成有侧墙110，在所述金属栅极结构的侧墙109之外的区域形成有层间介质层111。
顶部阻挡层113为图5和图6所示的一层或多层自下而上堆叠的氮化钛层与氮化钽层。图7和图8中具体的顶部阻挡层108结构未示出，顶部阻挡层113的层数由具体需求情况决定。
本发明实施例的金属栅极结构为在现有金属栅极结构之上的改进，通过将单层的TiN层顶部阻挡层改进为一层或多层堆栈的TaN/TiN顶部阻挡层结构，可有效防止金属栅极(钨)的穿透问题,使得NMOS管与PMOS管器件电性特性更加稳定,可靠度更安全。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种金属栅极结构形成方法，其特征在于，至少包括以下步骤：
步骤一、提供一衬底，在所述衬底上自下而上依次形成栅介质层、功函数层；
步骤二、在所述功函数层上沉积一层或多层顶部阻挡层，所述顶部阻挡层包括自下而上堆叠的氮化钛层与氮化钽层；
步骤三、在所述顶部阻挡层上形成金属栅。
2.根据权利要求1所述的金属栅极结构形成方法，其特征在于，步骤一中所述衬底为硅衬底。
3.根据权利要求1所述的金属栅极结构形成方法，其特征在于，步骤一中所述栅介质层包括界面层、高介电常数层和底部阻挡层；所述界面层位于所述高介电常数层和所述衬底之间；所述底部阻挡层位于所述高介电常数层和所述功函数层之间；所述底部阻挡层包括上层氮化钽层与下层氮化钛层。
4.根据权利要求1所述的金属栅极结构形成方法，其特征在于，所述金属栅极结构为PMOS管的栅极结构，所述功函数层为P型功函数层。
5.根据权利要求1所述的金属栅极结构形成方法，其特征在于，所述金属栅极结构为NMOS管的栅极结构，所述功函数层为N型功函数层。
6.根据权利要求1所述的金属栅极结构形成方法，其特征在于，所述金属栅极结构为在同一所述衬底上同时集成有PMOS管和NMOS管的栅极结构，所述PMOS管的所述金属栅极结构中的所述功函数层由P型功函数层和N型功函数层叠加而成，所述NMOS管的所述金属栅极结构中的所述功函数层由N型功函数层组成。
7.根据权利要求4至6中任意一项所述的金属栅极结构形成方法，其特征在于，所述P型功函数层的材料为TiN，所述N型功函数层的材料为TiAl。
8.根据权利要求1所述的金属栅极结构形成方法，其特征在于，步骤三中所述金属栅的材料为钨。
9.一种金属栅极结构，其特征在于，包括：
衬底；
位于所述衬底表面的栅介质层；
位于所述栅介质层顶部的功函数层；
位于所述功函数层表面的一层或多层顶部阻挡层，所述顶部阻挡层包括自下而上堆叠的氮化钛层与氮化钽层；
形成在所述顶部阻挡层上的金属栅。
10.根据权利要求9所述的金属栅极结构，其特征在于，所述衬底为硅衬底。
11.根据权利要求9所述的金属栅极结构，其特征在于，所述栅介质层包括界面层、高介电常数层和底部阻挡层；所述界面层位于所述高介电常数层和所述衬底之间；所述底部阻挡层位于所述高介电常数层和所述功函数层之间；所述底部阻挡层包括上层氮化钽层与下层氮化钛层。
12.根据权利要求9所述的金属栅极结构，其特征在于，所述金属栅极结构为PMOS管的栅极结构，所述功函数层为P型功函数层。
13.根据权利要求9所述的金属栅极结构，其特征在于，所述金属栅极结构为NMOS管的栅极结构，所述功函数层为N型功函数层。
14.根据权利要求9所述的金属栅极结构，其特征在于，所述金属栅极结构为在同一所述衬底上同时集成有PMOS管和NMOS管的栅极结构，所述PMOS管的所述金属栅极结构中的所述功函数层由P型功函数层和N型功函数层叠加而成，所述NMOS管的所述金属栅极结构中的所述功函数层由N型功函数层组成。
15.根据权利要求12至14任意一项所述的金属栅极结构，其特征在于，所述P型功函数层的材料为TiN，所述N型功函数层的材料为TiAl。
16.根据权利要求9所述的金属栅极结构，其特征在于，所述金属栅的材料为钨。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114481068A (zh) * 2022-01-27 2022-05-13 上海华力集成电路制造有限公司 保护功函数金属层的方法
WO2024045259A1 (zh) * 2022-09-01 2024-03-07 长鑫存储技术有限公司 半导体结构及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114481068A (zh) * 2022-01-27 2022-05-13 上海华力集成电路制造有限公司 保护功函数金属层的方法
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