CN113922894A - 正交调制数字接收机的多通道相位校准方法、系统、介质、终端 - Google Patents

正交调制数字接收机的多通道相位校准方法、系统、介质、终端 Download PDF

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Abstract

本发明提供一种正交调制数字接收机的多通道相位校准方法、系统、介质、终端，包括以下步骤：获取参考通道和校准通道的I路和Q路的采样值；根据所述采样值计算所述校准通道相对于所述参考通道的相位差；根据所述相位差对所述校准通道的I路和Q路信号进行校准。本发明的正交调制数字接收机的多通道相位校准方法、系统、介质、终端能够在消耗较少计算资源的前提下，计算出较高精度的通道间相位差值，实现有效的相位校准。

Description

正交调制数字接收机的多通道相位校准方法、系统、介质、 终端
技术领域
本发明涉及数字接收机的技术领域，特别是涉及一种正交调制数字接收机的多通道相位校准方法、系统、介质、终端。
背景技术
如图1所示，在具有多个接收通道的数字接收机系统中，从天线接收到的信号需要在放大、滤波等操作后进行下变频，再经过滤波和IQ解调等操作后进行ADC采样，可以得到数字基带信号。在接收信号的整个过程中，在器件层面上，各个接收通道上的器件性能存在个体差异。在板级层面上，各个通道的温度、走线等因素也可能给信号带来影响。还有在芯片层面上，数字接收机芯片本身的锁相环模块可能存在相位差异，使得各个通道本振信号存在相位差异，导致信号经过下变频后也可能带来通道之间的不同延时。以上这些因素都会给各个接收通道带来不同的延时。这些通道之间的延时反映在下变频后的基带信号上就是相位差异。相位差异过大时，整个系统各个通道之间的同步性就会很差。
对于多路信号接收系统来说，各个通道之间的延时是一项十分重要的指标，必须保证延时不会过大。现有技术中，使用比较多的方法是基于两路实数信号的互相关算法。但该方法存在计算量大、计算时间长、消耗资源多的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种正交调制数字接收机的多通道相位校准方法、系统、介质、终端，能够在消耗较少计算资源的前提下，计算出较高精度的通道间相位差值，实现有效的相位校准。
为实现上述目的及其他相关目的，本发明提供一种正交调制数字接收机的多通道相位校准方法，包括以下步骤：获取参考通道和校准通道的I路和Q路的采样值；根据所述采样值计算所述校准通道相对于所述参考通道的相位差；根据所述相位差对所述校准通道的I路和Q路信号进行校准。
于本发明一实施例中，根据
Figure BDA0003310678540000011
计算所述校准通道相对于所述参考通道的相位差，其中，I1(n)为所述参考通道的I路采样值，I2(n),Q2(n)为所述校准通道的I路和Q路的采样值，其中1≤n≤m，m、n均为自然数，m为采样个数。
于本发明一实施例中，根据I′2＝I2cosδ-Q2sinδ对所述校准通道的I路信号进行校准；根据Q′2＝I2sinδ+Q2cosδ对所述校准通道的Q路信号进行校准，其中I2、Q2为所述校准通道的I路信号和Q路信号，δ为所述校准通道相对于所述参考通道的相位差，I′2、Q′2为所述校准通道校准后的I路信号和Q路信号。
本发明提供一种正交调制数字接收机的多通道相位校准系统，包括获取模块、相位差计算模块和校准模块；
所述获取模块用于获取参考通道和校准通道的I路和Q路的采样值；
所述相位差计算模块用于根据所述采样值计算所述校准通道相对于所述参考通道的相位差；
所述校准模块用于根据所述相位差对所述校准通道的I路和Q路信号进行校准。
于本发明一实施例中，所述相位差计算模块根据
Figure BDA0003310678540000021
计算所述校准通道相对于所述参考通道的相位差，其中，I1(n)为所述参考通道的I路采样值，I2(n),Q2(n)为所述校准通道的I路和Q路的采样值，其中1≤n≤m，m、n均为自然数，m为采样个数。
于本发明一实施例中，所述校准模块根据I′2＝I2cosδ-Q2sinδ对所述校准通道的I路信号进行校准；根据Q′2＝I2sinδ+Q2cosδ对所述校准通道的Q路信号进行校准，其中I2、Q2为所述校准通道的I路信号和Q路信号，δ为所述校准通道相对于所述参考通道的相位差，I′2、Q′2为所述校准通道校准后的I路信号和Q路信号。
本发明提供一种存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述的正交调制数字接收机的多通道相位校准方法。
本发明提供一种终端，包括：处理器及存储器；
所述存储器用于存储计算机程序；
所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行上述的正交调制数字接收机的多通道相位校准方法。
于本发明一实施例中，所述处理器采用FPGA。
本发明提供一种正交调制数字接收机的多通道相位校准系统，包括上述的终端和采样模块；
所述采样模块用于获取参考通道和校准通道的I路和Q路的采样值并发送至所述终端。
如上所述，本发明的正交调制数字接收机的多通道相位校准方法、系统、介质、终端，具有以下有益效果：
(1)非常适用于IQ调制的信号，可以快速计算出信号相位差；
(2)算法精度高，能够满足对各通道相位一致性的高要求；
(3)便于使用FPGA等硬件实现算法，该方法主要使用乘加运算，避免了除法等消耗资源高的运算，故易于实现，能够大幅度节省计算资源；
(4)基于FPGA验证平台进行效果验证，本发明能够将各通道相位差控制在1.5度之内，使得各通道延时差明显减小。
附图说明
图1显示为现有技术中的数字接收机于一实施例中的结构示意图；
图2显示为本发明的正交调制数字接收机的两个通道的模型示意图；
图3显示为本发明的正交调制数字接收机的多通道相位校准方法于一实施例中的流程图；
图4显示为本发明的正交调制数字接收机的多通道相位校准方法的验证平台于一实施例中的架构示意图；
图5显示为图4中的验证平台于一实施例中的六个通道的校准前I路信号示意图；
图6显示为图4中的验证平台于一实施例中的六个通道的校准后I路信号示意图；
图7显示为本发明的正交调制数字接收机的多通道相位校准系统于一实施例中的结构示意图；
图8显示为本发明的终端于一实施例中的结构示意图；
图9显示为本发明的正交调制数字接收机的多通道相位校准系统于另一实施例中的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的正交调制数字接收机的多通道相位校准方法、系统、介质、终端通过采用乘加运算，能够在消耗较少计算资源的前提下，快速计算出信号相位差，满足对各通道相位一致性的高要求，实现有效的相位校准，极具实用性。
对于存在相位误差的两个接收通道，建立如图2所示的信号模型。其中，I1、Q1和I2、Q2分别是输入两个接收通道的IQ信号。由于器件差异、走线差异等因素会给两个通道带来延时，故将延时对相位施加的影响分别看作H1和H2，接收到的带有相位差的信号记为I1′、Q1′和I2′、Q2′。其中I1′、Q1′和I2′、Q2′会存在同一个相位差，故只需计算出这个相位差的大小，即可对这个相位差进行补偿。G1和G2表示相位差的补偿值，用来对两个接收通道进行相位校正，以使校准后的信号I1_calib和I2_calib、Q1_calib和Q2_calib的相位差为零。设定通道1为参考通道，那么只需通过G2对通道2进行校准，即可实现双通道的相位校准。
如图3所示，于一实施例中，本发明的正交调制数字接收机的多通道相位校准方法包括以下步骤：
步骤S1、获取参考通道和校准通道的I路和Q路的采样值。
具体地，对于一个信号x(t)，其自相关函数定义为
Figure BDA0003310678540000041
那么在零时刻的自相关函数为
Figure BDA0003310678540000042
在此基础上，对于两个信号x1(t)和x2(t)，它们的互相关函数定义为
Figure BDA0003310678540000043
那么零时刻的互相关函数为
Figure BDA0003310678540000044
Figure BDA0003310678540000045
对于存在相位误差的两个接收通道，将通道1作为参考通道，将通道2作为校准通道，从而通过对通道2进行校准，实现通道1和通道2的相位同步。
将参考通道和校准通道接收收到的同频率信号的I路和Q路分别记为(I1，Q1)和(I2，Q2)。
I1＝Acos(ωt+φ1)
Q1＝Asin(ωt+φ1)
I2＝Bcos(ωt+φ2)
Q2＝Bsin(ωt+φ2)
其中，φ1和φ2分别为参考通道和校准通道的接收信号的相位。那么，I1和I2在零时刻的互相关函数为
Figure BDA0003310678540000046
推导可得，
Figure BDA0003310678540000051
运用三角函数和差化积公式可以得：
Figure BDA0003310678540000052
Figure BDA0003310678540000053
Figure BDA0003310678540000054
同理，对I1和Q2的零时刻的互相关函数进行推导，可得：
Figure BDA0003310678540000055
Figure BDA0003310678540000056
Figure BDA0003310678540000057
Figure BDA0003310678540000058
Figure BDA0003310678540000059
因此，可得：
Figure BDA00033106785400000510
Figure BDA00033106785400000511
由上可知，可以根据两路信号零时刻的互相关函数值来计算两个接收通道相位差。然而在使用计算机或FPGA进行数据处理时，常常使用的是对连续信号进行采样得到的离散信号值。因此，需要将以上公式转化为使用离散信号处理的形式。故需要基于采样模块将对参考通道和校准通道的IQ信号进行采样，以得到离散信号I1(n),Q1(n),I2(n),Q2(n)，其中1≤n≤m，m、n均为自然数，m为采样个数。
步骤S2、根据所述采样值计算所述校准通道相对于所述参考通道的相位差。
具体地，根据互相关函数定义，对于有m个采样点数的信号，使用离散信号值计算互相关函数，如下式所示：
Figure BDA0003310678540000061
Figure BDA0003310678540000062
因此，校准通道相对于参考通道相位差的正弦值
Figure BDA0003310678540000063
故根据
Figure BDA0003310678540000064
计算所述校准通道相对于所述参考通道的相位差。
步骤S3、根据所述相位差对所述校准通道的I路和Q路信号进行校准。
具体地，由于信号使用IQ调制，并且IQ两路需要移动相同的相位差，故将参考通道的IQ两路信号x1(t)和校准通道的IQ两路信号x2(t)使用复数进行表示，即
Figure BDA0003310678540000065
Figure BDA0003310678540000066
由于校准通道相对于参考通道的相位差δ＝φ2-φ1，故
Figure BDA0003310678540000067
则校准后的校准通道的信号为x′2(t)＝x2(t)*e-iδ。
将上式使用欧拉公式展开，将校正完成的IQ信号记为I′1和Q′2：
I′2＝I2cosδ-Q2sinδ
Q′2＝I2sinδ+Q2cosδ
其中I2、Q2为所述校准通道的I路信号和Q路信号，δ为所述校准通道相对于所述参考通道的相位差，I′2、Q′2为所述校准通道校准后的I路信号和Q路信号。
若存在多个校准通道，则只需多次重复上述过程，实现各个校准通道相较于参考通道的校准即可。
为了验证算法的有效性，使用FPGA实现该方法并进行验证。整个测试平台的结构框图如图4所示。其中，信号源发出的信号经过功分器分为六路，经过三块接收机芯片，每块芯片有两个接收通道。每个通道都使用IQ调制，将收到的基带信号送入FPGA处理，进行通道间的相位同步，并且对校正后的信号进行观测。优选地，所述接收机芯片采用CX9261，所述FPGA采用K7-325T。
为了实现算法，在FPGA内构建了如下模块：
(1)乘法模块，用于实现算法的基础运算；
(2)基于乘法模块构建乘加模块，用于实现算法所需的运算；
(3)反三角函数计算模块，用于计算相位误差值；
(4)四舍五入模块，用于减小因乘法结果位数缩减带来的误差；
(5)相位校正模块，用于对待校准信号进行复数乘法，进行相位校正。
具体地，测试时的实现条件如下：信号源输入1402.5MHz的信号，接收本振设置为1400MHz，下变频后的基带信号频率为2.5MHz，将6路通道命名为ch0-ch5，未校准的6个通道的I路信号如图5所示.ch1-ch5相对于ch0的相位差分别为：-140.74°，168.27°，114.69°，129.87°，-48.04°，Q路信号相位差与其相同。如图6所示，校准后的ch1-ch5相对于ch0的相位差分别为-0.41°，-0.24°，-1.29°，-0.58°，-0.78°。经上述验证，校准后的各通道间的相位一致性有了明显改善，校准后的相位差不大于1.5°，各通道之间的延时差得到了明显减小。
如图7所示，于一实施例中，本发明的正交调制数字接收机的多通道相位校准系统包括获取模块71、相位差计算模块72和校准模块73。
所述获取模块71用于获取参考通道和校准通道的I路和Q路的采样值。
所述相位差计算模块72与所述获取模块71相连，用于根据所述采样值计算所述校准通道相对于所述参考通道的相位差。于本发明一实施例中，所述相位差计算模块根据
Figure BDA0003310678540000071
计算所述校准通道相对于所述参考通道的相位差，其中，I1(n)为所述参考通道的I路采样值，I2(n),Q2(n)为所述校准通道的I路和Q路的采样值，其中1≤n≤m，m、n均为自然数，m为采样个数。
所述校准模块73与所述相位差计算模块72相连，用于根据所述相位差对所述校准通道的I路和Q路信号进行校准。于本发明一实施例中，所述校准模块根据I′2＝I2cosδ-Q2sinδ对所述校准通道的I路信号进行校准；根据Q′2＝I2sinδ+Q2cosδ对所述校准通道的Q路信号进行校准，其中I2、Q2为所述校准通道的I路信号和Q路信号，δ为所述校准通道相对于所述参考通道的相位差，I′2、Q′2为所述校准通道校准后的I路信号和Q路信号。
需要说明的是，应理解以上装置的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现，也可以全部以硬件的形式实现，还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如：x模块可以为单独设立的处理元件，也可以集成在上述装置的某一个芯片中实现。此外，x模块也可以以程序代码的形式存储于上述装置的存储器中，由上述装置的某一个处理元件调用并执行以上x模块的功能。其它模块的实现与之类似。这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，一个或多个微处理器(Digital Signal Processor，简称DSP)，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，如中央处理器(CentralProcessing Unit，简称CPU)或其它可以调用程序代码的处理器。这些模块可以集成在一起，以片上系统(System-on-a-chip，简称SOC)的形式实现。
本发明的存储介质上存储有计算机程序，该程序被处理器执行时实现上述的正交调制数字接收机的多通道相位校准方法。优选地，所述存储介质包括：ROM、RAM、磁碟、U盘、存储卡或者光盘等各种可以存储程序代码的介质。
如图8所示，于一实施例中，本发明的终端包括：处理器81和存储器82。
所述存储器82用于存储计算机程序。
所述存储器82包括：ROM、RAM、磁碟、U盘、存储卡或者光盘等各种可以存储程序代码的介质。
所述处理器81与所述存储器82相连，用于执行所述存储器82存储的计算机程序，以使所述终端执行上述的正交调制数字接收机的多通道相位校准方法。
优选地，所述处理器81可以是通用处理器，包括中央处理器(Central ProcessingUnit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processor，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
优选地，所述处理器采用FPGA。
如图9所示，于一实施例中，本发明的正交调制数字接收机的多通道相位校准系统包括上述的终端91和采样模块92。
所述采样模块92与所述终端91相连，用于获取参考通道和校准通道的I路和Q路的采样值并发送至所述终端91。
综上所述，本发明的正交调制数字接收机的多通道相位校准方法、系统、介质、终端非常适用于IQ调制的信号，可以快速计算出信号相位差；算法精度高，能够满足对各通道相位一致性的高要求；便于使用FPGA等硬件实现算法，该方法主要使用乘加运算，避免了除法等消耗资源高的运算，故易于实现，能够大幅度节省计算资源；基于FPGA验证平台进行效果验证，本发明能够将各通道相位差控制在1.5度之内，使得各通道延时差明显减小。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种正交调制数字接收机的多通道相位校准方法，其特征在于：包括以下步骤：
获取参考通道和校准通道的I路和Q路的采样值；
根据所述采样值计算所述校准通道相对于所述参考通道的相位差；
根据所述相位差对所述校准通道的I路和Q路信号进行校准。
2.根据权利要求1所述的正交调制数字接收机的多通道相位校准方法，其特征在于：根据
Figure FDA0003310678530000011
计算所述校准通道相对于所述参考通道的相位差，其中，I1(n)为所述参考通道的I路采样值，I2(n)，Q2(n)为所述校准通道的I路和Q路的采样值，其中1≤n≤m，m、n均为自然数，m为采样个数。
3.根据权利要求1所述的正交调制数字接收机的多通道相位校准方法，其特征在于：根据I′2＝I2cosδ-Q2sinδ对所述校准通道的I路信号进行校准；根据Q′2＝I2sinδ+Q2cosδ对所述校准通道的Q路信号进行校准，其中I2、Q2为所述校准通道的I路信号和Q路信号，δ为所述校准通道相对于所述参考通道的相位差，I′2、Q′2为所述校准通道校准后的I路信号和Q路信号。
4.一种正交调制数字接收机的多通道相位校准系统，其特征在于：包括获取模块、相位差计算模块和校准模块；
所述获取模块用于获取参考通道和校准通道的I路和Q路的采样值；
所述相位差计算模块用于根据所述采样值计算所述校准通道相对于所述参考通道的相位差；
所述校准模块用于根据所述相位差对所述校准通道的I路和Q路信号进行校准。
5.根据权利要求4所述的正交调制数字接收机的多通道相位校准系统，其特征在于：所述相位差计算模块根据
Figure FDA0003310678530000012
计算所述校准通道相对于所述参考通道的相位差，其中，I1(n)为所述参考通道的I路采样值，I2(n)，Q2(n)为所述校准通道的I路和Q路的采样值，其中1≤n≤m，m、n均为自然数，m为采样个数。
6.根据权利要求4所述的正交调制数字接收机的多通道相位校准系统，其特征在于：所述校准模块根据I′2＝I2cosδ-Q2sinδ对所述校准通道的I路信号进行校准；根据Q′2＝I2sinδ+Q2cosδ对所述校准通道的Q路信号进行校准，其中I2、Q2为所述校准通道的I路信号和Q路信号，δ为所述校准通道相对于所述参考通道的相位差，I′2、Q′2为所述校准通道校准后的I路信号和Q路信号。
7.一种存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1至3中任一项所述的正交调制数字接收机的多通道相位校准方法。
8.一种终端，其特征在于，包括：处理器及存储器；
所述存储器用于存储计算机程序；
所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行权利要求1至3中任一项所述的正交调制数字接收机的多通道相位校准方法。
9.根据权利要求8所述的终端，其特征在于：所述处理器采用FPGA。
10.一种正交调制数字接收机的多通道相位校准系统，其特征在于：包括权利要求8所述的终端和采样模块；
所述采样模块用于获取参考通道和校准通道的I路和Q路的采样值并发送至所述终端。
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