CN113921055A - 确定dram自刷新次数的方法及装置 - Google Patents

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Abstract

本申请实施例提供一种确定DRAM自刷新次数的方法及装置，通过向DRAM中的目标字线连接的目标存储单元写入数据，控制DRAM从预设字线开始按照预设规则开始自刷新；根据在经过自刷新后是否能够从目标存储单元中准确读取到数据，确定刷新到目标字线的中间自刷新次数；根据中间自刷新次数控制DRAM从目标字线开始，按照预设规则自刷新，并根据经过自刷新后是否能够从目标存储单元中准确读取到数据，最终确定DRAM的自刷新次数。本申请实施例能够准确地确定DRAM的自刷新次数，进而能够根据自刷新次数对DRAM进行更为有效的评估与测试，提高对DRAM的分析能力。

Description

确定DRAM自刷新次数的方法及装置
技术领域
本申请涉及存储器技术领域，尤其涉及一种确定动态随机存取存储器(DynamicRandom Access Memory，简称：DRAM)自刷新次数的方法及装置。
背景技术
DRAM是一种动态随机存取存储器，在DRAM中设置有多个存储单元，每个存储单元均可分别在电容内存储电荷的多少来代表一个二进制比特(bit)是1还是0。
现有技术中，DRAM存储单元由于器件特性存在漏电现象，使得电容中所存储的电荷量会随着漏电现象而发生变化。因此，DRAM需要不断对存储单元进行自刷新处理，来维持存储单元的电容中所存储的电荷量。例如，DRAM可以根据其多个存储单元所连接的多条字线，根据预设规则，从预设字线开始依次对所述DRAM中的多条字线进行循环自刷新。
而如何确定DRAM的自刷新次数(refresh counter)，是本领域亟需解决的技术问题。
发明内容
本申请提供一种确定DRAM自刷新次数的方法及装置，能够准确地确定DRAM的自刷新次数，进而能够根据自刷新次数对DRAM进行更为有效的评估与测试，提高对DRAM的分析能力。
本申请第一方面提供一种确定DRAM自刷新次数的方法，其中，所述DRAM被配置为根据预设规则，从预设字线开始依次对所述DRAM中的多条字线进行循环自刷新；所述方法包括：向所述多条字线中的目标字线所连接的目标存储单元写入数据；控制所述DRAM从所述预设字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过多次自刷新后是否能从所述目标存储单元中读取所述数据，确定中间自刷新次数；其中，所述中间自刷新次数为所述DRAM按照所述预设规则，从所述预设字线开始进行自刷新，刷新到所述目标字线的次数；根据所述中间自刷新次数，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过自刷新后是否能从所述目标存储单元中读取所述数据，确定所述DRAM的自刷新次数；其中，所述自刷新次数为所述DRAM按照所述预设规则，从所述目标字线开始进行自刷新，再次刷新到所述目标字线的次数。
在本申请第一方面一实施例中，所述控制所述DRAM从预设字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过多次自刷新后是否能从所述目标存储单元中读取所述数据，确定中间自刷新次数，包括：在第一时间间隔后，控制所述DRAM从所述预设字线开始，按照所述预设规则对所述多条字线进行x次自刷新；在第x次自刷新完成第二时间间隔后，判断是否能从所述目标存储单元中读取所述数据；若是，则确定所述x为所述中间自刷新次数；若否，则对x进行修改后，根据修改后的x再次确定所述中间自刷新次数。
在本申请第一方面一实施例中，所述根据所述中间自刷新次数，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过自刷新后是否能从所述目标存储单元中读取所述数据，确定所述DRAM的自刷新次数，包括：控制所述DRAM从预设字线开始，按照所述预设规则对所述多条字线进行所述中间自刷新次数的自刷新；在第三时间间隔后，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行y次自刷新；在第y次自刷新完成第四时间间隔后，判断是否能从所述目标存储单元中读取所述数据；若是，则确定所述y为所述DRAM的自刷新次数；若否，则对y进行修改后，根据修改后的y再次确定所述中间自刷新次数。
在本申请第一方面一实施例中，所述第一时间间隔和所述第二时间间隔之和等于所述存储单元的电荷保持时间的1.2～1.8倍；所述第一时间间隔小于所述存储单元的电荷保持时间；所述第二时间间隔小于所述存储单元的电荷保持时间。
在本申请第一方面一实施例中，所述第三时间间隔和所述第四时间间隔之和等于所述存储单元的电荷保持时间的1.2～1.8倍；所述第三时间间隔小于所述存储单元的电荷保持时间；所述第四时间间隔小于所述存储单元的电荷保持时间。
在本申请第一方面一实施例中，所述对x进行修改，包括：将x的取值加上常数a后，得到修改后的x；其中，0≤x≤A，a为大于0的自然数。
在本申请第一方面一实施例中，所述对y进行修改，包括：将y的取值加上常数b后，得到修改后的y；其中，0≤b≤B，b为大于0的自然数。
在本申请第一方面一实施例中，所述方法还包括：从所述DRAM的存储单元中，确定在常温状态下电荷保持时间等于预设电荷保持时间的存储单元为所述目标存储单元。
本申请第二方面提供一种确定DRAM自刷新次数的装置，可用于执行如本申请第一方面提供的方法，该装置包括：写入模块，用于向所述DRAM的存储单元写入数据；读取模块，用于从所述DRAM的存储单元读取数据；自刷新模块，用于按照预设规则对所述DRAM的多条字线进行自刷新；确定模块，用于通过所述写入模块向所述多条字线中的目标字线所连接的目标存储单元写入数据；通过所述自刷新模块从预设字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过多次自刷新后是否能通过所述读取模块从所述目标存储单元中读取所述数据，确定中间自刷新次数；其中，所述中间自刷新次数为所述DRAM按照所述预设规则，从所述预设字线开始进行自刷新，刷新到所述目标字线的次数；所述确定模块还用于，根据所述中间自刷新次数，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过自刷新后是否能通过所述读取模块从所述目标存储单元中读取所述数据，确定所述DRAM的自刷新次数；其中，所述自刷新次数为所述DRAM按照所述预设规则，从所述目标字线开始进行自刷新，再次刷新到所述目标字线的次数。
在本申请第二方面一实施例中，所述确定模块具体用于，在第一时间间隔后，控制所述自刷新模块从所述预设字线开始，按照所述预设规则对所述多条字线进行x次自刷新；在第x次自刷新完成第二时间间隔后，判断是否能通过所述读取模块从所述目标存储单元中读取所述数据；若是，则确定所述x为所述中间自刷新次数；若否，则对x进行修改后，根据修改后的x再次确定所述中间自刷新次数。
在本申请第二方面一实施例中，所述确定模块具体用于，控制所述自刷新模块从预设字线开始，按照所述预设规则对所述多条字线进行所述中间自刷新次数的自刷新；在第三时间间隔后，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行y次自刷新；在第y次自刷新完成第四时间间隔后，判断是否能通过所述读取模块从所述目标存储单元中读取所述数据；若是，则确定所述y为所述DRAM的自刷新次数；若否，则对y进行修改后，根据修改后的y再次确定所述中间自刷新次数。
在本申请第二方面一实施例中，所述第一时间间隔和所述第二时间间隔之和等于所述存储单元的电荷保持时间的1.2～1.8倍；所述第一时间间隔小于所述存储单元的电荷保持时间；所述第二时间间隔小于所述存储单元的电荷保持时间。
在本申请第二方面一实施例中，所述第三时间间隔和所述第四时间间隔之和等于所述存储单元的电荷保持时间的1.2～1.8倍；所述第三时间间隔小于所述存储单元的电荷保持时间；所述第四时间间隔小于所述存储单元的电荷保持时间。
在本申请第二方面一实施例中，所述确定模块具体用于，将x的取值加上常数a后，得到修改后的x；其中，0≤x≤A，a为大于0的自然数。
在本申请第二方面一实施例中，所述确定模块具体用于，将y的取值加上常数b后，得到修改后的y；其中，0≤b≤B，b为大于0的自然数。
在本申请第二方面一实施例中，所述确定模块还用于，从所述DRAM的存储单元中，确定在常温状态下电荷保持时间等于预设电荷保持时间的存储单元为所述目标存储单元。
综上，本申请实施例提供的确定DRAM自刷新次数的方法及装置，在DRAM进行自刷新的预设字线和预设规则均不能确定的情况下，通过首先向DRAM中的目标字线连接的目标存储单元写入数据，随后控制DRAM从预设字线开始按照预设规则开始自刷新，并根据在经过自刷新后是否能够从目标存储单元中准确读取到数据，确定刷新到目标字线的中间自刷新次数。最后，根据中间自刷新次数控制DRAM从目标字线开始，按照预设规则自刷新，并根据经过自刷新后是否能够从目标存储单元中准确读取到数据，最终确定DRAM的自刷新次数。因此能够准确地确定DRAM的自刷新次数，进而能够根据自刷新次数对DRAM进行更为有效的评估与测试，提高对DRAM的分析能力。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请应用场景的示意图；
图2为一种存储单元的等效电路示意图；
图3为一种DRAM进行自刷新的示意图；
图4为本申请提供的确定DRAM自刷新次数的方法一实施例的流程示意图；
图5为本申请提供的确定DRAM自刷新次数的一种过程示意图；
图6为本申请提供的确定DRAM自刷新次数的另一种过程示意图；
图7为本申请提供的时间间隔的选取测试图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本申请应用场景的示意图，如图1示出了本申请所应用的DRAM的结构示意图，其中，DRAM是一种动态随机存取存储器，DRAM中设置多个存储单元，每个存储单元均可分别在电容内存储电荷的多少来代表一个二进制比特(bit)是1还是0。
例如，如图1所示的DRAM中，多个存储单元可以呈行列分布，按照其行列分布规律将多个存储单元标记为P11、P12、P13……，同时，DRAM中的每个存储单元，分别与同样行列分布的多条字线(Word Line，简称：WL)中的一条和位线(Bit Line，简称：BL)连接中的一条，在图1中，将多条呈行分布的字线记为WL1、WL2、WL3……，多条呈列分布的位线记为BL1、BL2、BL3……，则多个存储单元分别设置在相邻的字线和位线之间，呈行列分布的第一行存储单元均与字线WL1连接，第二行存储单元均与字线WL2连接，以此类推；第一列存储单元均与位线BL1连接，第二行存储单元均与位线BL2连接，以此类推。
在一些实施例中，本申请实施例中提供的字线、位线也可以是其他的连接线、或者其他的名称，对上述连接线的具体实现不做限定。例如，可以将图1中的多条字线记为多条第一连接线、多条位线记为第二连接线等，连接线可用于实现字线或者位线对应的功能即可。
在一些实施例中，图2为一种存储单元的等效电路示意图，其中，以图1所示的DRAM中，第一行、第一列的存储单元P11作为示例，如图2所示，该存储单元包括：晶体管T和电容C。则对于如图2所示的存储单元P11在写入数据时，当需要写入数据“1”时，在字线WL1上施加高电平、在位线BL1上施加低电平，使得晶体管T导通、电容C存储电荷。当需要写入数据“0”时，在字线WL1上施加低电平、在位线BL1上施加低电平，使得晶体管T导通、电容C释放电荷。随后，在读取存储单元P11中的数据时，可以通过电容C中是否存储电荷，确定该存储单元P11中对应的数据为“1”或者“0”。
按照图2所示相同的方式，DRAM中的每个存储单元都通过电容内存储的电荷确定对应的数据，而电容由于其漏电现象而不能持久地保持电荷，因此DRAM还需要不断对所有存储单元进行自刷新处理，来维持存储单元的电容中所存储的电荷量。例如，图3为一种DRAM进行自刷新的示意图，其中，假设DRAM中共设置有N条字线WL，分别记为WL1、WL2、WL3……WLN-1、WLN，则DRAM在进行自刷新时，可以将其中任意一条字线WLa作为起始的预设字线，从预设字线开始，根据预设的顺序，依次对所述DRAM中的每条字线进行循环自刷新。预设的顺序可以是从字线WLa开始，依次对后一条字线进行自刷新，并在对第N条字线WLN进行自刷新后，从第一条字线WL1开始，继续依次对后一条字线进行自刷新最终刷新到字线WLa时结束一次自刷新的循环。
上述DRAM进行自刷新时，作为循环所开始的预设字线WLa，以及循环的预设顺序WLa-WLN-WL1，都可以由不同DRAM的生产商进行设置，作为DRAM的使用者和研究者在获得DRAM后，既不能确定DRAM在进行自刷新时所开始的预设字线以及循环的预设顺序，也不能确定DRAM进行一次循环自刷新时所进行的自刷新次数，从而导致了无法对DRAM进行有效的分析，影响对DRAM的后续使用、测试和研究。
因此，本申请提供一种确定DRAM自刷新次数的方法及装置，能够准确地确定DRAM的自刷新次数，进而能够根据自刷新次数对DRAM进行更为有效的评估与测试，提高对DRAM的分析能力。下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图4为本申请提供的确定DRAM自刷新次数的方法一实施例的流程示意图，如图4所示的方法可应用于确定如图1-2所示的DRAM的自刷新次数，该方法的执行主体可以是任意具有相关数据处理能力的电子设备，例如，电脑、服务器、工作站等。本申请实施例中以执行主体为电子设备作为示例，具体地，如图4所示的确定DRAM自刷新方法包括：
S101：电子设备向DRAM的多条字线中的目标字线所连接的目标存储单元写入数据。
DRAM可以按照如图3所示的方式，被配置为从预设字线开始一次对DRAM中多条字线进行循环自刷新，则为了确定DRAM中的自刷新次数，在S101中首先向目标存储单元中写入数据。
在一些实施例中，S101中所确定的目标存储单元是DRAM的所有多个存储单元中，在常温状态下的电荷保持时间(Retention performance)等于预设电荷保持时间的存单元。其中，预设电荷保持时间可以为5s。
示例性地，图5为本申请提供的确定DRAM自刷新次数的一种过程示意图，其中示出了S101中，当根据预设电荷保持时间确定出目标存储单元D后，根据该目标存储单元D所连接的目标字线(WLb)和目标位线的地址，通过运行测试程序等方式，向目标存储单元D中写入数据data。
S102：控制DRAM从预设字线开始，按照预设规则对多条字线进行自刷新，并根据经过多次自刷新后是否能从目标存储单元中读取数据，确定中间自刷新次数。
其中，由于此时电子设备不确定DRAM的自刷新次数、也不确定DRAM以哪一条字线为预设字线开始自刷新，则电子设备在S101中向目标字线写入数据后，即可控制DRAM开始自刷新。此时，DRAM将从预设字线开始，按照预设顺序进行自刷新，并且，电子设备在每一次DRAM进行自刷新之后，都根据目标存储单元的地址，从目标存储单元中存储数据。随后电子设备可以不断增加DRAM进行多次自刷新的次数，来得到中间自刷新次数。其中，中间自刷新次数为DRAM按照预设规则从预设字线开始自刷新，刷新到目标字线的次数。具体地，DRAM进行了的自刷新次数小于中间自刷新次数时，电子设备无法从目标存储单元中读取S101所写入的数据，说明DRAM还没有刷新到目标存储单元所在的目标字线，电子设备进行的自刷新次数等于中间刷新次数时，电子设备可以从目标存储单元中读取S101所写入的数据，说明书DRAM此时已经从预设字线开始进行循环自刷新时，将目标存储单元所在的目标字线进行了自刷新。
在一些实施例中，本申请还提供一种S102中确定中间自刷新次数的方式，参照图5所示的S1021-S1022。其中，在S101中电子设备向DRAM的目标字线WLb所连接的目标存储单元D写入数据data后，首先停留第一时间间隔Pause1，该停留可以通过测试程序中控制读写命令(command)中的特定空闲(idle)时间得到。随后，在S101停留第一时间间隔之后，电子设备再在S1021中控制DRAM从预设字线开始，按照DRAM的预设规则对其多条字线进行x次自刷新。最终，在S1021之后再停留第二时间间隔Pause2后，在S1022中电子设备根据是否能从DRAM的目标存储单元D中读取到S101中写入的数据data，确定中间自刷新次数X。
上述如图5所示的S101-S1022的过程可以不断重复执行，并从x＝1开始，每执行一次S101-S1022后，若此时无法从DRAM的目标存储单元D中读取到S101中写入的数据data，则将x加上常数a得到修改后的x，并继续以修改后的x再次执行S101-S1022，在一些实施例中，0≤x≤X，a为大于0的自然数，例如a＝1。最终，在上述修改x并循环执行的过程中，直到以一次修改后的x执行S101-S1022后，确定从DRAM的目标存储单元D中可以读取到S101中写入的数据data，将本次所使用的x作为中间自刷新次数X。
在一些实施例中，第一时间间隔Pause1和第二时间间隔Pause2的选择至少应满足如下条件：条件a、第一时间间隔Pause1与第二时间间隔Pause2之和大于该目标存储单元D的电荷保持时间。优选地，第一时间间隔Pause1与第二时间间隔Pause2之和为目标存储单元D的电荷保持时间的1.2～1.8倍。条件b、第一时间间隔Pause1小于目标存储单元D的电荷保持时间。条件c、第二时间间隔Pause2小于目标存储单元D的电荷保持时间。优选地，第一时间间隔Pause1可以设置的范围包括：3500ms≤Pause1≤5200ms，第二时间间隔Pause2可以设置的范围包括：2500ms≤Pause2≤4500ms。
则当如图5所示的过程中，第一时间间隔Pause1和第二时间间隔Pause2按照条件a-条件c设置。使得DRAM中的目标存储单元D写入数据data后，若经过S1021中DRAM从预设字线WLa开始的自刷新、并且经过x次自刷新后没有刷新到目标字线WLb，由于第一时间间隔Pause1和第二时间间隔Pause2之和大于该目标存储单元D的电荷保持时间，此时再通过S1022读取目标存储单元D中的数据时，该存储单元中电容内的电荷已经消耗，因此无法准确从目标存储单元D中读取到数据data。而若经过S1021中DRAM从预设字线WLa开始的自刷新、并且经过x次自刷新后，已经对目标字线WLb进行了自刷新，即使第一时间间隔Pause1和第二时间间隔Pause2之和大于该目标存储单元D的电荷保持时间，但由于在第一时间间隔Pause1和第二时间间隔Pause2之间的S1021中对目标字线WLb进行了自刷新，且第一时间间隔Pause1和第二时间间隔Pause2各自未超过目标存储单元D的电荷保持时间，使得目标存储单元D中电容内的电荷得到了保持，因此在S1022中可以准确读从目标存储单元D中读取到数据data。
进一步地，由于对S1021中自刷新次数x是不断增加的，因此当使用一次修改后的x进行自刷新后，可以准确读从目标存储单元D中读取到数据data。即可认为此时x的是DRAM按照预设规则从预设字线WLa开始进行自刷新，并且刚好刷新到目标字线WLb的中间自刷新次数X。
S103：根据S102中确定的中间自刷新次数，控制DRAM从目标字线开始按照预设规则对多条字线进行自刷新。并根据经过自刷新后是否能够从目标存储单元中读取到S101中所写入的数据，确定DRAM的自刷新次数(Refresh Counter)。
其中，当电子设备确定DRAM从预设字线开始按照预设顺序进行自刷新后，刷新到目标字线的中间自刷新次数后，可以先对控制DRAM进行中间自刷新次数的自刷新后，相当于控制DRAM再冲目标字线开始自刷新，此时虽然不知道DRAM进行自刷新的预设规则，但“相当于”确定了DRAM开始进行自刷新的预设字线。随后电子设备再控制DRAM从目标字线开始自刷新，并可以不断增加DRAM进行多次自刷新的次数，来得到DRAM的自刷新次数。其中，DRAM的自刷新次数为DRAM按照预设规则从目标字线开始按照预设规则进行自刷新、再次刷新到目标字线的次数，也就是DRAM按照预设规则从预设字线开始按照预设规则进行自刷新、再次刷新到预设字线的次数。
在一些实施例中，本申请还提供一种S103中确定DRAM自刷新次数的方式，图6为本申请提供的确定DRAM自刷新次数的另一种过程示意图。其中，在S102中确定中间自刷新次数后，可以再次向目标存储单元中写入数据并执行S103，或者由于S102中已经对目标字线进行了自刷新，也可以直接在S102之后执行S103。参照如图6所示的S1031-S1033。在S1031中首先控制DRAM从预设字线WLa开始，按照DRAM的预设规则对其多条字线进行X次自刷新，X为S102中确定的中间自刷新次数，则经过X次自刷新后，DRAM刷新到了目标字线WLa。随后，停留第三时间间隔Pause3，该停留可以通过测试程序中控制读写命令(command)中的特定空闲(idle)时间得到。随后，在S1031之后再停留第三时间间隔后，电子设备在S1032中控制DRAM进行自刷新，由于在第三时间间隔之前，DRAM自刷新到了目标字线WLb，此时DRAM将从目标字线WLb开始，继续以预设规则对其多条字线进行y次自刷新。最终，在S1032之后再停留第四时间间隔Pause4后，在S1033中电子设备根据是否能从DRAM的目标存储单元D中读取到写入的数据data，确定DRAM的自刷新次数Y。
上述如图6所示的S1031-S1033的过程可以不断重复执行，并从y＝1开始，每写入数据并执行一次S1031-S1033后，若此时无法从DRAM的目标存储单元D中读取到写入的数据data，则将y加上常数b得到修改后的y，并继续以修改后的y再次执行S1031-S1033，在一些实施例中，0≤x≤Y，b为大于0的自然数，例如b＝1。最终，在上述修改y并循环执行的过程中，直到以一次修改后的y执行S1031-S1033后，确定从DRAM的目标存储单元D中可以读取到写入的数据data，将本次使用的y作为DRAM的自刷新次数Y。
在一些实施例中，第三时间间隔Pause3和第四时间间隔Pause4的选择至少应满足如下条件：条件d、第三时间间隔Pause3与第四时间间隔Pause4之和大于该目标存储单元D的电荷保持时间。优选地，第三时间间隔Pause3与第四时间间隔Pause4之和为目标存储单元D的电荷保持时间的1.2～1.8倍。条件e、第三时间间隔Pause3小于目标存储单元D的电荷保持时间。条件f、第四时间间隔Pause4小于目标存储单元D的电荷保持时间。优选地，第三时间间隔Pause3可以设置的范围包括：3500ms≤Pause3≤5200ms，第四时间间隔Pause4可以设置的范围包括：2500ms≤Pause4≤4500ms。在一些实施例中，第三时间间隔Pause3可以与第一时间间隔Pause1相同，和/或，第四时间间隔Pause4可以与第二时间间隔Pause2相同。
则当如图6所示的过程中，第三时间间隔Pause3和第四时间间隔Pause4按照条件d-条件f设置。经过S1031后控制DRAM从目标字线WLb作为起始，并且经过S1032中的y次自刷新后没有刷新到目标字线WLb，由于S1032前后的第三时间间隔Pause3和第四时间间隔Pause4之和大于该目标存储单元D的电荷保持时间，此时再通过S1033读取目标存储单元D中的数据时，该存储单元中电容内的电荷已经消耗，因此无法准确从目标存储单元D中读取到数据data。而若DRAM从目标字线WLb开始的自刷新、并且经过y次自刷新后，已经对目标字线WLb进行了自刷新，即使第三时间间隔Pause3和第四时间间隔Pause4之和大于该目标存储单元D的电荷保持时间，但由于在第三时间间隔Pause3和第四时间间隔Pause4之间的S1032中对目标字线WLb进行了自刷新，且第三时间间隔Pause3和第四时间间隔Pause4各自未超过目标存储单元D的电荷保持时间，使得目标存储单元D中电容内的电荷得到了保持，因此在S1033中可以准确读从目标存储单元D中读取到数据data。
进一步地，由于对S1032中自刷新次数y是不断增加的，因此当使用一次修改后的y进行自刷新后，可以准确读从目标存储单元D中读取到数据data。即可认为此时y的是DRAM按照预设规则从目标字线WLb开始进行自刷新，并且刚好刷新到目标字线WLb的DRAM的自刷新次数Y，也等于DRAM从预设字线WLa开始进行自刷新，并且刚好刷新到预设字线WLa的DRAM的自刷新次数。
综上，本申请实施例提供的确定DRAM自刷新次数的方法，在DRAM进行自刷新的预设字线和预设规则均不能确定的情况下，通过首先向DRAM中的目标字线连接的目标存储单元写入数据，随后控制DRAM从预设字线开始按照预设规则开始自刷新，并根据在经过自刷新后是否能够从目标存储单元中准确读取到数据，确定刷新到目标字线的中间自刷新次数。最后，根据中间自刷新次数控制DRAM从目标字线开始，按照预设规则自刷新，并根据经过自刷新后是否能够从目标存储单元中准确读取到数据，最终确定DRAM的自刷新次数。因此，通过本申请实施例提供的确定DRAM自刷新次数的方法，能够准确地确定DRAM的自刷新次数，进而能够根据自刷新次数对DRAM进行更为有效的评估与测试，更加准确地连接DRAM的产品结构、制成原理等，提高对DRAM的分析能力。例如，在对DRAM进行分析时，能够根据DRAM的自刷新次数区分DRAM的好品与坏品的差异性、改善DRAM在其内部自刷新次数导致的设计上的不足，避免不必要的自刷新等，此外还能够评估DRAM的应用机制，实现对DRAM的自刷新次数等加以运用与创新，以满足DRAM的市场需求。
图7为本申请提供的时间间隔的选取测试图，其中，柱状图示出了当第一时间间隔Pause1和第二时间间隔Pause2分别在左侧坐标对应的0-7000ms之间取值时，其右侧坐标示出的不同的第一时间间隔Pause1和第二时间间隔Pause2组合所对应的比例参数TsfailRatio。其中，该比例参数用于指示选取第一时间间隔Pause1和第二时间间隔Pause2后，每100次测试时，无法准确从目标存储单元中读取到数据的次数。可以看出，当3500ms≤Pause1≤5200ms且2500ms≤Pause2≤4500ms时，比例参数最小，更能够准确地从目标存储单元中读取到数据。
在前述实施例中，对本申请实施例提供的确定DRAM自刷新次数的方法进行了介绍，而为了实现上述本申请实施例提供的方法中的各功能，作为执行主体的电子设备可以包括硬件结构和/或软件模块，以硬件结构、软件模块、或硬件结构加软件模块的形式来实现上述各功能。上述各功能中的某个功能以硬件结构、软件模块、还是硬件结构加软件模块的方式来执行，取决于技术方案的特定应用和设计约束条件。
例如，本申请提供一种确定DRAM自刷新次数的装置，包括：写入模块，用于向DRAM的存储单元写入数据；读取模块，用于从DRAM的存储单元读取数据；自刷新模块，用于按照预设规则对DRAM的多条字线进行自刷新；确定模块，用于通过写入模块向多条字线中的目标字线所连接的目标存储单元写入数据；通过自刷新模块从预设字线开始，按照预设规则对多条字线进行自刷新，并根据经过多次自刷新后是否能通过读取模块从目标存储单元中读取数据，确定中间自刷新次数；确定模块还用于，根据中间自刷新次数，控制DRAM从目标字线开始，按照预设规则对多条字线进行自刷新，并根据经过自刷新后是否能通过读取模块从目标存储单元中读取数据，确定DRAM的自刷新次数。
本申请提供的确定DRAM自刷新次数的装置各实施例中的具体实现及原理可以参照本申请前述实施例中提供的确定DRAM自刷新次数的方法，其具体实现方式及原理相同，不再赘述。
需要说明的是，应理解以上装置的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。可以为单独设立的处理元件，也可以集成在上述装置的某一个芯片中实现，此外，也可以以程序代码的形式存储于上述装置的存储器中，由上述装置的某一个处理元件调用并执行以上确定模块的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。
例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(application specific integrated circuit，ASIC)，或，一个或多个微处理器(digital signal processor，DSP)，或，一个或者多个现场可编程门阵列(field programmable gate array，FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(centralprocessing unit，CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system-on-a-chip，SOC)的形式实现。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘solid state disk(SSD))等。
本申还提供一种电子设备，包括：处理器以及存储器；其中，存储器中存储有计算机程序，当处理器执行计算机程序时，处理器可用于执行如本申请前述实施例中任一的确定DRAM自刷新次数的方法。
本申请还提供一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被执行时可用于执行如本申请前述实施例中任一的确定DRAM自刷新次数的方法。
本申请实施例还提供一种运行指令的芯片，所述芯片用于执行如本申请前述任一的确定DRAM自刷新次数的方法。
本申请实施例还提供一种程序产品，所述程序产品包括计算机程序，所述计算机程序存储在存储介质中，至少一个处理器可以从所述存储介质读取所述计算机程序，所述至少一个处理器执行所述计算机程序时可实现如本申请前述任一的确定DRAM自刷新次数的方法。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (16)

1.一种确定DRAM自刷新次数的方法，其特征在于，所述DRAM被配置为根据预设规则，从预设字线开始依次对所述DRAM中的多条字线进行循环自刷新；所述方法包括：
向所述多条字线中的目标字线所连接的目标存储单元写入数据；
控制所述DRAM从所述预设字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过多次自刷新后是否能从所述目标存储单元中读取所述数据，确定中间自刷新次数；其中，所述中间自刷新次数为所述DRAM按照所述预设规则，从所述预设字线开始进行自刷新，刷新到所述目标字线的次数；
根据所述中间自刷新次数，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过自刷新后是否能从所述目标存储单元中读取所述数据，确定所述DRAM的自刷新次数；其中，所述自刷新次数为所述DRAM按照所述预设规则，从所述目标字线开始进行自刷新，再次刷新到所述目标字线的次数。
2.根据权利要求1所述的方法，其特征在于，所述控制所述DRAM从预设字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过多次自刷新后是否能从所述目标存储单元中读取所述数据，确定中间自刷新次数，包括：
在第一时间间隔后，控制所述DRAM从所述预设字线开始，按照所述预设规则对所述多条字线进行x次自刷新；
在第x次自刷新完成第二时间间隔后，判断是否能从所述目标存储单元中读取所述数据；
若是，则确定所述x为所述中间自刷新次数；
若否，则对x进行修改后，根据修改后的x再次确定所述中间自刷新次数。
3.根据权利要求1所述的方法，其特征在于，所述根据所述中间自刷新次数，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过自刷新后是否能从所述目标存储单元中读取所述数据，确定所述DRAM的自刷新次数，包括：
控制所述DRAM从预设字线开始，按照所述预设规则对所述多条字线进行所述中间自刷新次数的自刷新；
在第三时间间隔后，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行y次自刷新；
在第y次自刷新完成第四时间间隔后，判断是否能从所述目标存储单元中读取所述数据；
若是，则确定所述y为所述DRAM的自刷新次数；
若否，则对y进行修改后，根据修改后的y再次确定所述中间自刷新次数。
4.根据权利要求2所述的方法，其特征在于，
所述第一时间间隔和所述第二时间间隔之和等于所述目标存储单元的电荷保持时间的1.2～1.8倍；
所述第一时间间隔小于所述存储单元的电荷保持时间；
所述第二时间间隔小于所述存储单元的电荷保持时间。
5.根据权利要求3所述的方法，其特征在于，
所述第三时间间隔和所述第四时间间隔之和等于所述目标存储单元的电荷保持时间的1.2～1.8倍；
所述第三时间间隔小于所述存储单元的电荷保持时间；
所述第四时间间隔小于所述存储单元的电荷保持时间。
6.根据权利要求2所述的方法，其特征在于，所述对x进行修改，包括：
将x的取值加上常数a后，得到修改后的x；其中，a为大于0的自然数。
7.根据权利要求3所述的方法，其特征在于，所述对y进行修改，包括：
将y的取值加上常数b后，得到修改后的y；其中，b为大于0的自然数。
8.根据权利要求1-7任一项所述的方法，其特征在于，所述方法还包括：
从所述DRAM的存储单元中，确定在常温状态下电荷保持时间等于预设电荷保持时间的存储单元为所述目标存储单元。
9.一种确定DRAM自刷新次数的装置，其特征在于，包括：
写入模块，用于向所述DRAM的存储单元写入数据；
读取模块，用于从所述DRAM的存储单元读取数据；
自刷新模块，用于按照预设规则对所述DRAM的多条字线进行自刷新；
确定模块，用于通过所述写入模块向所述多条字线中的目标字线所连接的目标存储单元写入数据；通过所述自刷新模块从预设字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过多次自刷新后是否能通过所述读取模块从所述目标存储单元中读取所述数据，确定中间自刷新次数；其中，所述中间自刷新次数为所述DRAM按照所述预设规则，从所述预设字线开始进行自刷新，刷新到所述目标字线的次数；
所述确定模块还用于，根据所述中间自刷新次数，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行自刷新，并根据经过自刷新后是否能通过所述读取模块从所述目标存储单元中读取所述数据，确定所述DRAM的自刷新次数；其中，所述自刷新次数为所述DRAM按照所述预设规则，从所述目标字线开始进行自刷新，再次刷新到所述目标字线的次数。
10.根据权利要求9所述的装置，其特征在于，
所述确定模块具体用于，在第一时间间隔后，控制所述自刷新模块从所述预设字线开始，按照所述预设规则对所述多条字线进行x次自刷新；在第x次自刷新完成第二时间间隔后，判断是否能通过所述读取模块从所述目标存储单元中读取所述数据；若是，则确定所述x为所述中间自刷新次数；若否，则对x进行修改后，根据修改后的x再次确定所述中间自刷新次数。
11.根据权利要求9所述的装置，其特征在于，
所述确定模块具体用于，控制所述自刷新模块从预设字线开始，按照所述预设规则对所述多条字线进行所述中间自刷新次数的自刷新；在第三时间间隔后，控制所述DRAM从所述目标字线开始，按照所述预设规则对所述多条字线进行y次自刷新；在第y次自刷新完成第四时间间隔后，判断是否能通过所述读取模块从所述目标存储单元中读取所述数据；若是，则确定所述y为所述DRAM的自刷新次数；若否，则对y进行修改后，根据修改后的y再次确定所述中间自刷新次数。
12.根据权利要求10所述的装置，其特征在于，
所述第一时间间隔和所述第二时间间隔之和等于所述存储单元的电荷保持时间的1.2～1.8倍；
所述第一时间间隔小于所述存储单元的电荷保持时间；
所述第二时间间隔小于所述存储单元的电荷保持时间。
13.根据权利要求11所述的装置，其特征在于，
所述第三时间间隔和所述第四时间间隔之和等于所述存储单元的电荷保持时间的1.2～1.8倍；
所述第三时间间隔小于所述存储单元的电荷保持时间；
所述第四时间间隔小于所述存储单元的电荷保持时间。
14.根据权利要求10所述的装置，其特征在于，所述确定模块具体用于，
将x的取值加上常数a后，得到修改后的x；其中，0≤x≤A，a为大于0的自然数。
15.根据权利要求11所述的装置，其特征在于，所述确定模块具体用于，
将y的取值加上常数b后，得到修改后的y；其中，0≤b≤B，b为大于0的自然数。
16.根据权利要求9-15任一项所述的装置，其特征在于，所述确定模块还用于，
从所述DRAM的存储单元中，确定在常温状态下电荷保持时间等于预设电荷保持时间的存储单元为所述目标存储单元。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954026A (zh) * 2023-03-10 2023-04-11 长鑫存储技术有限公司 刷新次数确定方法及设备
CN116168759A (zh) * 2023-04-26 2023-05-26 长鑫存储技术有限公司 半导体存储装置的自刷新功耗分析方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07141863A (ja) * 1993-06-25 1995-06-02 Mitsubishi Electric Corp Ｄｒａｍリフレッシュ方法及びｄｒａｍシステムボード
US6421286B1 (en) * 2001-02-14 2002-07-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device capable of self-analyzing redundancy replacement adapting to capacities of plural memory circuits integrated therein
CN1655280A (zh) * 2004-01-30 2005-08-17 尔必达存储器股份有限公司 半导体存储装置及其刷新控制方法
JP2006120251A (ja) * 2004-10-21 2006-05-11 Elpida Memory Inc 半導体メモリのリフレッシュ制御方法及び半導体メモリ装置
US20160196863A1 (en) * 2015-01-07 2016-07-07 Samsung Electronics Co., Ltd. Method of operating memory device and method of operating memory system including the same
CN112927750A (zh) * 2021-03-01 2021-06-08 长鑫存储技术有限公司 失效单元测试方法及装置、存储介质、电子设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4117323B2 (ja) * 2006-04-18 2008-07-16 エルピーダメモリ株式会社 半導体記憶装置
US7286377B1 (en) 2006-04-28 2007-10-23 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07141863A (ja) * 1993-06-25 1995-06-02 Mitsubishi Electric Corp Ｄｒａｍリフレッシュ方法及びｄｒａｍシステムボード
US6421286B1 (en) * 2001-02-14 2002-07-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device capable of self-analyzing redundancy replacement adapting to capacities of plural memory circuits integrated therein
CN1655280A (zh) * 2004-01-30 2005-08-17 尔必达存储器股份有限公司 半导体存储装置及其刷新控制方法
JP2006120251A (ja) * 2004-10-21 2006-05-11 Elpida Memory Inc 半導体メモリのリフレッシュ制御方法及び半導体メモリ装置
US20160196863A1 (en) * 2015-01-07 2016-07-07 Samsung Electronics Co., Ltd. Method of operating memory device and method of operating memory system including the same
CN112927750A (zh) * 2021-03-01 2021-06-08 长鑫存储技术有限公司 失效单元测试方法及装置、存储介质、电子设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954026A (zh) * 2023-03-10 2023-04-11 长鑫存储技术有限公司 刷新次数确定方法及设备
CN115954026B (zh) * 2023-03-10 2023-07-28 长鑫存储技术有限公司 刷新次数确定方法及设备
CN116168759A (zh) * 2023-04-26 2023-05-26 长鑫存储技术有限公司 半导体存储装置的自刷新功耗分析方法
CN116168759B (zh) * 2023-04-26 2023-09-12 长鑫存储技术有限公司 半导体存储装置的自刷新功耗分析方法

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