CN113871460B - 超晶格超大规模集成电路 - Google Patents

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Abstract

本发明提供了一种超晶格超大规模集成电路，包括：衬底；过渡层，设置在所述衬底上方；元器件层，设置在所述过渡层上方，元器件层为利用基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件来构建超晶格集成电路。在过渡层上方利用基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件来构建超晶格集成电路，设计成超晶格超大规模集成电路(MDMFSL‑ULSI:Multi‑Dimension Multi‑Functional Superlattice Ultra‑Large Scale Integrated Circuit)是以二维电子气与二维空穴气超晶格与量子井为基础并具有超高速高可靠抗辐射抗高低温等特征，而且设计效率高，制造工艺周期短，成本低，将极大地改进以上传统硅与化合物集成电路的不足之处。

Description

超晶格超大规模集成电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种超晶格超大规模集成电路。
背景技术
目前，以硅材料为基础的超大规模集成电路元器件与工艺已经接近量子极限，不仅是器件性能受到限制，而且制造工艺十分复杂并且造价高昂。高速发展的大数据，人工智能及全面数据化智能化市场急需高可靠并具有可接受成本的新型超大规模集成电路。更重要的是硅超大规模集成电路元器件已经越来越难以满足人工智能及太空时代对超高速，抗高低温，抗辐射等特殊要求。
发明内容
本发明提供一种超晶格超大规模集成电路（MDMFSL-ULSI: Multi-DimensionMulti-Functional Superlattice Ultra-Large Scale Integrated Circuit）是以二维电子气与二维空穴气超晶格与量子阱为基础并具有超高速高可靠抗辐射抗高低温等特征，而且设计效率高，制造工艺周期短，成本低，将极大地改进以上传统硅与化合物集成电路的不足之处。
本发明提供一种超晶格超大规模集成电路，包括：
衬底；
过渡层，设置在所述衬底上方；
元器件层，设置在所述过度层上方，元器件层为利用基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件来构建超晶格集成电路。其中， 元器件层既可用同质超晶格层构造，如本征氮化镓（GaN），N型氮化镓（GaN），P型氮化镓（GaN）等，也可用采用异质超晶格层构造，如本征氮铝化镓Ga(x)Al(1-x)N，N型氮铝化镓Ga(x)Al(1-x)N，P型氮铝化镓Ga(x)Al(1-x)N等。
在一个实施例中，衬底采用硅，锗或化合物半导体。
在一个实施例中，过渡层采用二氧化硅、氮化硅和化合物半导体层其中一种。
在一个实施例中，元器件层为利用基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件来构建超晶格集成电路。
在一个实施例中，基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件包括P型超晶格场效应晶体管、N型超晶格场效应晶体管、NPN型超晶格双极型晶体管、PNP型超晶格双极型晶体管、超晶格闪存存储器、超晶格电容与变容器、超晶格电阻与变阻器和超晶格电感与变感器其中一种或多种结合。
在一个实施例中，衬底底部均匀分布有多个通孔。
超晶格超大规模集成电路的多维结构将按照器件性能的需要以沟道绝缘层隔离每一个特殊功能块并采用特殊工艺（如离子注入及快速高温热退火等工艺）以形成多个载流子（电子或空穴）通道。
在一个实施例中，N型超晶格场效应晶体管包括：
第一超晶格本征层，设置于所述过渡层上方；
超晶格N-型层，设置在所述第一超晶格本征层上方；
第二超晶格本征层，设置在所述超晶格N-型层的上方；
第一超晶格P型层，设置在所述第二超晶格本征层上方；
第一栅极绝缘层，设置在所述第一超晶格P型层的上方；
第一N+导电层，从所述第一超晶格P型层的上表面并向垂直于所述第一超晶格P型层的方向向下贯穿至所述第一超晶格本征层的下表面；
第一沟道绝缘层，为环形，从所述第一超晶格P型层的上表面并向垂直于所述第一超晶格P型层的方向向下贯穿至所述第一超晶格本征层的下表面，所述第一N+导电层设置在所述第一沟道绝缘层内；
第一欧姆接触层，设置在所述第一N+导电层上方并与所述第一N+导电层接触；
第二欧姆接触层，设置在所述第一栅极绝缘层上方并与所述第一栅极绝缘层接触，
第一介电保护层，设置在所述第一欧姆接触层和第二欧姆接触层之间；
第二介电保护层，设置所述第一欧姆接触层外侧。
上述器件构造仅是N型超晶格场效应晶体管多种组合中的一种简单组合。
在一个实施例中，P型超晶格场效应晶体管包括：
第三超晶格本征层，设置于所述过渡层上方；
超晶格P-型层，设置在所述第三超晶格本征层上方；
第四超晶格本征层，设置在所述超晶格P-型层的上方；
第一超晶格N型层，设置在所述第四超晶格本征层上方；
第二栅极绝缘层，设置在所述第一超晶格N型层的上方；
第一P+导电层，从所述第一超晶格N型层的上表面并向垂直于所述第一超晶格N型层的方向向下贯穿至所述第三超晶格本征层的下表面；
第二沟道绝缘层，为器件隔离所需形状，包括：矩形、环形，等闭合形状。从所述第一超晶格N型层的上表面并向垂直于所述第一超晶格N型层的方向向下贯穿至所述第三超晶格本征层的下表面，所述第一P+导电层设置在所述第二沟道绝缘层内；
第三欧姆接触层，设置在所述第一P+导电层上方并与所述第一P+导电层接触；
第四欧姆接触层，设置在所述第二栅极绝缘层上方并与所述第二栅极绝缘层接触，
第三介电保护层，设置在所述第三欧姆接触层和第四欧姆接触层之间；
第四介电保护层，设置所述第三欧姆接触层外侧。
以上器件构造仅是P型超晶格场效应晶体管多种组合中的一种简单组合。
在一个实施例中，PNP型超晶格双极晶体管分为超晶格平面型P-N-P双极晶体管和超晶格垂直型P-N-P双极晶体管；
其中，超晶格垂直型P-N-P双极晶体管包括：
超晶格集电极P型层，设置在所述过渡层上方；
超晶格基极N型层，设置在所述超晶格集电极P型层上方；
超晶格发射极P型层，设置在所述超晶格基极N型层上方；
第二P+导电层和第二N+导电层，从所述超晶格发射极P型层的上表面并向垂直于所述超晶格发射极P型层的方向向下贯穿至所述超晶格集电极P型层的下表面；
第三沟道绝缘层，为器件隔离所需形状，如矩形，环形，等；从所述超晶格发射极P型层的上表面并向垂直于所述超晶格发射极P型层的方向向下贯穿至所述超晶格集电极P型层的下表面，所述第二P+导电层和第二N+导电层设置在所述第三沟道绝缘层内；
第五欧姆接触层，设置在所述第二P+导电层上方并与所述第二P+导电层接触；
第六欧姆接触层，设置在所述第二N+导电层上方并与所述第二N+导电层接触；
第七欧姆接触层，设置在所述超晶格发射极P型层上方并与所述超晶格发射极P型层接触，
第五介电保护层，设置在所述第七欧姆接触层和第五欧姆接触层、所述第七欧姆接触层和第六欧姆接触层之间；
第六介电保护层，设置所述第五欧姆接触层、第六欧姆接触层外侧。
第七介电保护层，设置在所述超晶格发射极P型层和所述第二N+导电层、所述超晶格发射极P型层和所述第二P+导电层之间；
其中，超晶格平面型P-N-P双极晶体管包括：
超晶格平面型P-N-P双极晶体管包括：
超晶格发射极P型区，为圆柱型，设置在所述过渡层上方；
超晶格基极N型区46，为环形，设置在所述过渡层上方且套设在所述超晶格发射极P型区外侧；
超晶格集电极P型区，为环形，设置在所述过渡层上方且套设在设置在所述超晶格基极N型区46外侧；
第四沟道绝缘层，为环形，套设在设置在所述超晶格基极P型区外侧，并且，所述第四沟道绝缘层设置在所述过渡层上方或者设置在所述过渡层上方且贯穿所述过渡层后嵌入所述衬底内；
第八欧姆接触层为圆形，设置在所述超晶格发射极P型区上方并与所述超晶格发射极P型区接触；
第九欧姆接触层为环形，设置在所述超晶格基极N型区46上方并与所述超晶格基极N型区46接触；
第十欧姆接触层为环形，设置在所述超晶格集电极P型区上方并与所述超晶格集电极P型区接触；
第八介电保护层，为环形，设置在所述第八欧姆接触层和第九欧姆接触层之间；
第九介电保护层，为环形，设置所述第九欧姆接触层和第十欧姆接触层之间；
第十介电保护层，为环形，设置在所述第十欧姆接触层的外侧。
在一个实施例中，NPN型超晶格双极晶体管分为超晶格垂直型N-P-N双极晶体管和超晶格平面型N-P-N双极晶体管；
其中，超晶格垂直型N-P-N双极晶体管包括：
超晶格集电极N型层，设置在所述过渡层上方；
超晶格基极P型层，设置在所述超晶格集电极N型层上方；
超晶格发射极N型层，设置在所述超晶格基极P型层上方；
第三P+导电层和第三N+导电层，从所述超晶格发射极N型层的上表面并向垂直于所述超晶格发射极N型层的方向向下贯穿至所述超晶格集电极N型层的下表面；
第五沟道绝缘层，为器件隔离所需形状，如矩形，环形，等，从所述超晶格发射极N型层的上表面并向垂直于所述超晶格发射极N型层的方向向下贯穿至所述超晶格集电极N型层的下表面，所述第三P+导电层和第三N+导电层设置在所述第五沟道绝缘层内；
第十一欧姆接触层，设置在所述第三P+导电层上方并与所述第三P+导电层接触；
第十二欧姆接触层，设置在所述第三N+导电层上方并与所述第三N+导电层接触；
第十三欧姆接触层，设置在所述超晶格发射极N型层上方并与所述超晶格发射极N型层接触，
第十一介电保护层，设置在所述第十三欧姆接触层和第十一欧姆接触层、所述第十三欧姆接触层和第十二欧姆接触层之间；
第十二介电保护层，设置所述第十一欧姆接触层、第十二欧姆接触层外侧。
第十三介电保护层，设置在所述超晶格发射极N型层和所述第三N+导电层、所述超晶格发射极N型层和所述第三P+导电层之间；
其中，超晶格平面型N-P-N双极晶体管包括：
超晶格发射极N型区，为圆柱型，设置在所述过渡层上方；
超晶格基极P型区，为环形，设置在所述过渡层上方且套设在所述超晶格发射极N型区外侧；
超晶格集电极N型区，为环形，设置在所述过渡层上方且套设在设置在所述超晶格基极P型区外侧；
第六沟道绝缘层，为环形，套设在设置在所述超晶格集电极N型区外侧，并且，所述第六沟道绝缘层设置在所述过渡层上方或者设置在所述过渡层上方且贯穿所述过渡层后嵌入所述衬底内；
第十四欧姆接触层为圆形，设置在所述超晶格发射极N型区上方并与所述超晶格发射极N型区接触；
第十五欧姆接触层为环形，设置在所述超晶格基极P型区上方并与所述超晶格基极P型区接触；
第十六欧姆接触层为环形，设置在所述超晶格集电极N型区上方并与所述超晶格集电极N型区接触；
第十四介电保护层，为环形，设置在所述第十四欧姆接触层和第十五欧姆接触层之间；
第十五介电保护层，为环形，设置所述第十五欧姆接触层和第十六欧姆接触层之间；
第十六介电保护层，为环形，设置在所述第十六欧姆接触层的外侧。
在一个实施例中，超晶格电容与变容器包括：
第五超晶格本征层，设置于所述过渡层上方；
第二超晶格P型层，设置在所述第五超晶格本征层上方；
第六超晶格本征层，设置在所述第二超晶格P型层的上方；
第一超晶格低阻N型层，设置在所述第六超晶格本征层上方；
第四P+导电层和第四N+导电层从所述第一超晶格低阻N型层的上表面并向垂直于所述第一超晶格低阻N型层的方向向下贯穿至所述第五超晶格本征层的下表面；
第七沟道绝缘层，为器件隔离所需形状，如矩形，环形，等，从所述第一超晶格低阻N型层的上表面并向垂直于所述第一超晶格低阻N型层的方向向下贯穿至所述第五超晶格本征层的下表面，所述第四P+导电层和第四N+导电层设置在所述第七沟道绝缘层内；
第十七欧姆接触层，设置在所述第一超晶格低阻N型层上方并与所述第一超晶格低阻N型层接触；
第十八欧姆接触层，设置在所述第四N+导电层上方并与所述第四N+导电层接触；
第十九欧姆接触层，设置在所述第四P+导电层上方并与所述第四P+导电层接触；
第十七介电保护层，设置在所述第十七欧姆接触层和第十八欧姆接触层、第十七欧姆接触层和第十九欧姆接触层之间；
第十八介电保护层，设置所述第十八欧姆接触层、第十九欧姆接触层外侧。
在一个实施例中，超晶格电阻与变阻器包括：
第七超晶格本征层，设置于所述过渡层上方；
第三超晶格P型层，设置在所述第七超晶格本征层上方；
第八超晶格本征层，设置在所述第三超晶格P型层的上方；
第二超晶格低阻N型层，设置在所述第八超晶格本征层上方；
第五P+导电层和第五N+导电层从所述第二超晶格低阻N型层的上表面并向垂直于所述第二超晶格低阻N型层的方向向下贯穿至所述第七超晶格本征层的下表面；
第八沟道绝缘层，为器件隔离所需形状，如矩形，环形，等，从所述第二超晶格低阻N型层的上表面并向垂直于所述第二超晶格低阻N型层的方向向下贯穿至所述第七超晶格本征层的下表面，所述第五P+导电层和第五N+导电层设置在所述第八沟道绝缘层内；
一个第二十欧姆接触层、一个第二十一欧姆接触层和一个第二十二欧姆接触层为一组，共有两组；
第二十欧姆接触层，设置在所述第二超晶格低阻N型层上方并与所述第二超晶格低阻N型层接触；
第二十一欧姆接触层，设置在所述第五N+导电层上方并与所述第五N+导电层接触；
第二十二欧姆接触层，设置在所述第五P+导电层上方并与所述第五P+导电层接触；
第十九介电保护层，设置在所述第二十欧姆接触层和第二十一欧姆接触层、第二十欧姆接触层和第二十二欧姆接触层之间；
第二十介电保护层，设置所述第二十一欧姆接触层、第二十二欧姆接触层外侧。
在一个实施例中，超晶格电感与变感器包括：
第九超晶格本征层，设置于所述过渡层上方；
第四超晶格P型层，设置在所述第九超晶格本征层上方；
第十超晶格本征层，设置在所述第四超晶格P型层的上方；
第三超晶格低阻N型层，设置在所述第十超晶格本征层上方；
第六P+导电层和第六N+导电层从所述第三超晶格低阻N型层的上表面并向垂直于所述第三超晶格低阻N型层的方向向下贯穿至所述第九超晶格本征层的下表面；
第九沟道绝缘层，为器件隔离所需形状，如矩形，环形，等，从所述第三超晶格低阻N型层的上表面并向垂直于所述第三超晶格低阻N型层的方向向下贯穿至所述第九超晶格本征层的下表面，所述第六P+导电层和第六N+导电层设置在所述第九沟道绝缘层内；
一个第二十三欧姆接触层、一个第二十四欧姆接触层和一个第二十五欧姆接触层为一组，共有两组；
第二十三欧姆接触层，设置在所述第三超晶格低阻N型层上方并与所述第三超晶格低阻N型层接触；
第二十四欧姆接触层，设置在所述第六N+导电层上方并与所述第六N+导电层接触；
第二十五欧姆接触层，设置在所述第六P+导电层上方并与所述第六P+导电层接触；
第二十一介电保护层，设置在所述第二十三欧姆接触层和第二十四欧姆接触层、第二十三欧姆接触层和第二十四欧姆接触层之间；
第二十二介电保护层，设置所述第二十四欧姆接触层、第二十五欧姆接触层外侧。
在一个实施例中，超晶格闪存存储器包括：包括由掺杂P通道n-i-p-i超晶格场效应铁电晶体管或掺杂N通道n-i-p-i超晶格场效应铁电晶体管；
其中，P通道n-i-p-i超晶格场效应铁电晶体管包括：
第十一超晶格本征层，设置于所述过渡层上方；
超晶格低阻P-型层，设置在所述第十一超晶格本征层上方；
第十二超晶格本征层，设置在所述超晶格低阻P-型层的上方；
第二超晶格N型层，设置在所述第十二超晶格本征层上方；
第一铁电薄膜层，设置在所述第二超晶格N型层的上方；
第七P+导电层，从所述第二超晶格N型层的上表面并向垂直于所述第二超晶格N型层的方向向下贯穿至所述第十一超晶格本征层的下表面；
第十沟道绝缘层，为器件隔离所需形状，如矩形，环形，等，从所述第二超晶格N型层的上表面并向垂直于所述第二超晶格N型层的方向向下贯穿至所述第十一超晶格本征层的下表面，所述第七P+导电层设置在所述第十沟道绝缘层内；
第二十六欧姆接触层，设置在所述第一铁电薄膜层上方并与所述第一铁电薄膜层接触，
第二十七欧姆接触层，设置在所述第七P+导电层上方并与所述第七P+导电层接触；
第二十三介电保护层，设置在所述第二十六欧姆接触层和第二十七欧姆接触层之间；
第二十四介电保护层，设置所述第二十七欧姆接触层外侧；
其中，N通道n-i-p-i超晶格场效应铁电晶体管包括：
第十三超晶格本征层，设置于所述过渡层上方；
超晶格低阻N-型层，设置在所述第十三超晶格本征层上方；
第十四超晶格本征层，设置在所述超晶格低阻N-型层的上方；
第五超晶格P型层，设置在所述第十四超晶格本征层上方；
第二铁电薄膜层，设置在所述第五超晶格P型层的上方；
第七N+导电层，从所述第五超晶格P型层的上表面并向垂直于所述第五超晶格P型层的方向向下贯穿至所述第十三超晶格本征层的下表面；
第十一沟道绝缘层，为器件隔离所需形状，如矩形，环形，等，从所述第五超晶格P型层的上表面并向垂直于所述第五超晶格P型层的方向向下贯穿至所述第十三超晶格本征层的下表面，所述第七N+导电层设置在所述第十一沟道绝缘层内；
第二十八欧姆接触层，设置在所述第二铁电薄膜层上方并与所述第二铁电薄膜层接触，
第二十九欧姆接触层，设置在所述第七N+导电层上方并与所述第七N+导电层接触；
第二十五介电保护层，设置在所述第二十八欧姆接触层和第二十九欧姆接触层之间；
第二十六介电保护层，设置所述第二十九欧姆接触层外侧。
本超晶格超大规模集成电路具有以下优点：
1、超高速：比常规大规模集成电路速度高10至数百倍。可达亿兆赫兹（THz）范围。
2. 可充分利用各种场效应晶体管，双极晶体管（垂直型与平面型）以及特殊功能器件，如：超晶格闪存存储器，超晶格电容与变容器，超晶格电阻与变阻器与超晶格电感与变感器等设计不同的集成电路。
3. 高可靠：抗高低温与抗辐射性能大大的优于传统的硅与化合物集成电路。
4. 设计灵活性：利用超晶格集成电路二维电子气与二维空穴气的特殊性能及特殊器件，可设计制造各种集成电路，如线性集成电路，模拟集成电路，线性与模拟混合集成电路，中央处理器（CPU），等。
5. 工艺简化，生产周期短，成本合理：由于利用了超晶格集成电路二维电子气与二维空穴气的特殊性能来设计工业应用所需的集成电路元器件，工艺步骤可大大简化，如光刻模板数及相应工艺步骤可减少百分之三十，以至生产周期与成本都可大幅度优化。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明实施例中一种超晶格超大规模集成电路的示意图；
图2为本发明实施例中一种N型超晶格场效应晶体管的截面示意图；
图3为本发明实施例中一种P型超晶格场效应晶体管的截面示意图；
图4为本发明实施例中一种超晶格垂直型P-N-P双极晶体管的截面示意图；
图5为本发明实施例中一种超晶格平面型P-N-P双极晶体管的截面示意图；
图6为本发明实施例中一种超晶格平面型P-N-P双极晶体管的俯视图；
图7为本发明实施例中一种超晶格垂直型N-P-N双极晶体管的截面示意图；
图8为本发明实施例中一种超晶格平面型N-P-N双极晶体管的截面示意图；
图9为本发明实施例中一种超晶格平面型N-P-N双极晶体管的俯视图；
图10为本发明实施例中一种超晶格电容与变容器的截面示意图；
图11为本发明实施例中一种超晶格电阻与变阻器的截面示意图；
图12为本发明实施例中一种超晶格电阻与变阻器的俯视图；
图13为本发明实施例中一种超晶格电感与变感器的截面示意图；
图14为本发明实施例中一种超晶格电感与变感器的俯视图；
图15为本发明实施例中一种P通道n-i-p-i超晶格场效应铁电晶体管的截面示意图；
图16为本发明实施例中一种N通道n-i-p-i超晶格场效应铁电晶体管的截面示意图；
图17为本发明实施例中一种自主降温绝缘层的示意图
图18为本发明实施例中一种隔绝绝缘层的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明实施例提供了超晶格超大规模集成电路，如图1所示，包括：
衬底1；
过渡层2，设置在所述衬底1上方；
元器件层3，设置在所述过度层2上方，元器件层3为利用基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件来构建超晶格集成电路。
上述超晶格超大规模集成电路的工作原理及有益效果：
在过渡层上方利用基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件来构建超晶格集成电路，设计成超晶格超大规模集成电路（MDMFSL-ULSI: Multi-Dimension Multi-Functional Superlattice Ultra-Large Scale Integrated Circuit）是以二维电子气与二维空穴气超晶格与量子阱为基础并具有高速高可靠抗辐射抗高低温等特征，而且设计效率高，制造工艺周期短，成本低，将极大地改进以上传统硅与化合物集成电路的不足之处。
在一个实施例中，衬底采用硅或锗或化合物半导体。
在一个实施例中，过渡层采用二氧化硅、氮化硅和化合物半导体层其中一种。
为实现元器件层构成超晶格超大规模集成电路，在一个实施例中，基于超晶格集成电路二维电子气与二维空穴气的特殊性能设计的器件包括P型超晶格场效应晶体管、N型超晶格场效应晶体管、NPN型超晶格双极晶体管、PNP型超晶格双极晶体管、超晶格闪存存储器、超晶格电容与变容器、超晶格电阻与变阻器和超晶格电感与变感器其中一种或多种结合。
为使散热更加快速，在一个实施例中，衬底底部均匀分布有多个通孔。通过密布的小孔，使电路运行产生的热量更快的散发。
在一个实施例中，如图2所示，N型超晶格场效应晶体管包括：
第一超晶格本征层11，设置于所述过渡层2上方；
超晶格N-型层12，设置在所述第一超晶格本征层11上方；
第二超晶格本征层13，设置在所述超晶格N-型层12的上方；
第一超晶格P型层14，设置在所述第二超晶格本征层13上方；
第一栅极绝缘层15，设置在所述第一超晶格P型层14的上方；
第一N+导电层20，从所述第一超晶格P型层14的上表面并向垂直于所述第一超晶格P型层14的方向向下贯穿至所述第一超晶格本征层11的下表面；
第一沟道绝缘层19，为器件隔离所需形状，如矩形，环形，等，从所述第一超晶格P型层14的上表面并向垂直于所述第一超晶格P型层14的方向向下贯穿至所述第一超晶格本征层11的下表面，所述第一N+导电层20设置在所述第一沟道绝缘层19的内侧；
第一欧姆接触层18，设置在所述第一N+导电层20上方并与所述第一N+导电层20接触；
第二欧姆接触层17，设置在所述第一栅极绝缘层15上方并与所述第一栅极绝缘层15接触，
第一介电保护层16，设置在所述第一欧姆接触层18和第二欧姆接触层17之间；
第二介电保护层21，设置所述第一欧姆接触层18外侧。
其中，第一N+导电层可以设置为一个环形带状也可以设置为两块或多块独立的其他形状的N+导电层；当第一N+导电层为一个环形带状时，第一欧姆接触层可以同步设置为环形带状，也可以设置为两块或多块独立的其他形状的N+导电层。
上述N型超晶格场效应晶体管的原理及有益效果为：
N型超晶格场效应晶体管由掺杂超晶格的本征层（第一超晶格本征层），掺杂超晶格的N型层（超晶格N-型层），超晶格的本征层（第二超晶格本征层），掺杂超晶格的P型层（第一超晶格P型层），第一N+导电层等组成。为达到集成电路的性能要求，可设计更多层的重复结构，如p-i-n-i-p-i-n-i-p-i。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N，等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术形成P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离（第一沟道绝缘层）。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图3所示，所述P型超晶格场效应晶体管包括：
第三超晶格本征层22，设置于所述过渡层2上方；
超晶格P-型层23，设置在所述第三超晶格本征层22上方；
第四超晶格本征层24，设置在所述超晶格P-型层23的上方；
第一超晶格N型层25，设置在所述第四超晶格本征层24上方；
第二栅极绝缘层26，设置在所述第一超晶格N型层25的上方；
第一P+导电层27，从所述第一超晶格N型层25的上表面并向垂直于所述第一超晶格N型层25的方向向下贯穿至所述第三超晶格本征层22的下表面；
第二沟道绝缘层28，为矩形或环形，从所述第一超晶格N型层25的上表面并向垂直于所述第一超晶格N型层25的方向向下贯穿至所述第三超晶格本征层22的下表面，所述第一P+导电层27设置在所述第二沟道绝缘层28内；
第三欧姆接触层30，设置在所述第一P+导电层27上方并与所述第一P+导电层27接触；
第四欧姆接触层32，设置在所述第二栅极绝缘层26上方并与所述第二栅极绝缘层26接触，
第三介电保护层31，设置在所述第三欧姆接触层30和第四欧姆接触层32之间；
第四介电保护层29，设置所述第三欧姆接触层30外侧。
上述P型超晶格场效应晶体管的原理及有益效果为：
由掺杂超晶格的本征层（第三超晶格本征层），掺杂超晶格的P型层（超晶格P-型层），超晶格本征层（第四超晶格本征层），掺杂超晶格的N型层（第一超晶格N型层），第一P+导电层等组成。为达到集成电路的性能要求，可设计更多层的重复结构，如n-i-p-i--n-i-p-i-n-i。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术形成P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射淀积而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式以达到最大性能优化。
PNP型超晶格双极晶体管分为超晶格平面型P-N-P双极晶体管和超晶格垂直型P-N-P双极晶体管，NPN型超晶格双极晶体管分为超晶格垂直型N-P-N双极晶体管和超晶格平面型N-P-N双极晶体管。
如图4所示，超晶格垂直型P-N-P双极晶体管包括：
超晶格集电极P型层33，设置在所述过渡层2上方；
超晶格基极N型层34，设置在所述超晶格集电极P型层33上方；
超晶格发射极P型层35，设置在所述超晶格基极N型层34上方；
第二P+导电层37和第二N+导电层36，从所述超晶格发射极P型层35的上表面并向垂直于所述超晶格发射极P型层35的方向向下贯穿至所述超晶格集电极P型层33的下表面；
第三沟道绝缘层38，为矩形或环形，从所述超晶格发射极P型层35的上表面并向垂直于所述超晶格发射极P型层35的方向向下贯穿至所述超晶格集电极P型层33的下表面，所述第二P+导电层37和第二N+导电层36设置在所述第三沟道绝缘层38内；
第五欧姆接触层39，设置在所述第二P+导电层37上方并与所述第二P+导电层3接触；
第六欧姆接触层40，设置在所述第二N+导电层36上方并与所述第二N+导电层36接触；
第七欧姆接触层41，设置在所述超晶格发射极P型层35上方并与所述超晶格发射极P型层35接触，
第五介电保护层42，设置在所述第七欧姆接触层41和第五欧姆接触层39、所述第七欧姆接触层41和第六欧姆接触层40之间；
第六介电保护层43，设置所述第五欧姆接触层39、第六欧姆接触层40外侧。
第七介电保护层44，设置在所述超晶格发射极P型层35和所述第二N+导电层36、所述超晶格发射极P型层35和所述第二P+导电层37之间。
超晶格垂直型P-N-P双极晶体管由掺杂超晶格的集电极P型层（超晶格集电极P型层），掺杂超晶格的基极N型层（超晶格基极N型层），掺杂超晶格的发射极P型层（超晶格发射极P型层），第二P+导电层及第二N+导电层等组成。为达到双极晶体管集成电路的性能要求，可设计更多层的结构，如p-i-n-i-p。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N，等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成N+以及P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图5和图6所示，超晶格平面型P-N-P双极晶体管包括：
超晶格发射极P型区45，为圆柱型，设置在所述过渡层上方；
超晶格基极N型区46，为环形，设置在所述过渡层上方且套设在所述超晶格发射极P型区45外侧；
超晶格集电极P型区47，为环形，设置在所述过渡层上方且套设在设置在所述超晶格基极N型区46外侧；
第四沟道绝缘层48，为环形，套设在设置在所述超晶格基极P型区外侧，并且，所述第四沟道绝缘层48设置在所述过渡层上方或者设置在所述过渡层上方且贯穿所述过渡层后嵌入所述衬底内；
第八欧姆接触层49为圆形，设置在所述超晶格发射极P型区45上方并与所述超晶格发射极P型区45接触；
第九欧姆接触层51为环形，设置在所述超晶格基极N型区46上方并与所述超晶格基极N型区46接触；
第十欧姆接触层53为环形，设置在所述超晶格集电极P型区47上方并与所述超晶格集电极P型区47接触；
第八介电保护层50，为环形，设置在所述第八欧姆接触层49和第九欧姆接触层51之间；
第九介电保护层52，为环形，设置所述第九欧姆接触层51和第十欧姆接触层53之间；
第十介电保护层54，为环形，设置在所述第十欧姆接触层53的外侧。
超晶格平面型P-N-P双极晶体管由掺杂超晶格的集电极P型区（超晶格集电极P型区），掺杂超晶格的基极N型区（超晶格基极N型区46），掺杂超晶格发射极的P型区（超晶格发射极P型区），P型及N型欧姆接触层等组成。为达到双极晶体管集成电路的性能要求，可设计更多层的结构，如p-i-n-i-p。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N，等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成超晶格集电极P型区，掺杂超晶格基极N型区46，掺杂超晶格发射极P型区等。欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图7所示，超晶格垂直型N-P-N双极晶体管包括：
超晶格集电极N型层65，设置在所述过渡层2上方；
超晶格基极P型层66，设置在所述超晶格集电极N型层65上方；
超晶格发射极N型层67，设置在所述超晶格基极P型层66上方；
第三P+导电层68和第三N+导电层69，从所述超晶格发射极N型层67的上表面并向垂直于所述超晶格发射极N型层67的方向向下贯穿至所述超晶格集电极N型层65的下表面；
第五沟道绝缘层70，为环形，从所述超晶格发射极N型层67的上表面并向垂直于所述超晶格发射极N型层67的方向向下贯穿至所述超晶格集电极N型层65的下表面，所述第三P+导电层68和第三N+导电层69设置在所述第五沟道绝缘层70内；
第十一欧姆接触层72，设置在所述第三P+导电层68上方并与所述第三P+导电层68接触；
第十二欧姆接触层71，设置在所述第三N+导电层69上方并与所述第三N+导电层69接触；
第十三欧姆接触层73，设置在所述超晶格发射极N型层67上方并与所述超晶格发射极N型层67接触，
第十一介电保护层74，设置在所述第十三欧姆接触层73和第十一欧姆接触层72、所述第十三欧姆接触层73和第十二欧姆接触层71之间；
第十二介电保护层75，设置所述第十一欧姆接触层72、第十二欧姆接触层71外侧。
第十三介电保护层76，设置在所述超晶格发射极N型层67和所述第三N+导电层69、所述超晶格发射极N型层67和所述第三P+导电层68之间。
超晶格垂直型N-P-N双极晶体管由掺杂超晶格的集电极N型层（超晶格集电极N型层），掺杂超晶格的基极P型层（超晶格基极P型层），掺杂超晶格的发射极N型层（超晶格发射极N型层），第三P+导电层及第三N+导电层等组成。为达到双极晶体管集成电路的性能要求，可设计更多层的结构，如n-i-p-i-n。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成N+以及P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。
沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图8和图9所示，超晶格平面型N-P-N双极晶体管包括：
超晶格发射极N型区55，为圆柱型，设置在所述过渡层2上方；
超晶格基极P型区56，为环形，设置在所述过渡层2上方且套设在所述超晶格发射极N型区55外侧；
超晶格集电极N型区57，为环形，设置在所述过渡层2上方且套设在设置在所述超晶格基极P型区56外侧；
第六沟道绝缘层58，为环形，套设在设置在所述超晶格集电极N型区57外侧，并且，所述第六沟道绝缘层58设置在所述过渡层2上方或者设置在所述过渡层2上方且贯穿所述过渡层2后嵌入所述衬底内；
第十四欧姆接触层59为圆形，设置在所述超晶格发射极N型区55上方并与所述超晶格发射极N型区55接触；
第十五欧姆接触层61为环形，设置在所述超晶格基极P型区56上方并与所述超晶格基极P型区56接触；
第十六欧姆接触层63为环形，设置在所述超晶格集电极N型区57上方并与所述超晶格集电极N型区57接触；
第十四介电保护层60，为环形，设置在所述第十四欧姆接触层59和第十五欧姆接触层61之间；
第十五介电保护层62，为环形，设置所述第十五欧姆接触层61和第十六欧姆接触层63之间；
第十六介电保护层64，为环形，设置在所述第十六欧姆接触层63的外侧。
超晶格平面型N-P-N双极晶体管由掺杂超晶格的集电极N型区（超晶格集电极N型区），掺杂超晶格的基极P型区（超晶格基极P型区），掺杂超晶格的发射极N型区（超晶格发射极N型区），欧姆接触层等组成。为达到双极晶体管集成电路的性能要求，可设计更多层的结构，如n-i-p-i-n。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成超晶格集电极N型区，掺杂超晶格基极P型区，掺杂超晶格发射极N型区，等。欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图10所示，所述超晶格电容与变容器包括：
第五超晶格本征层77，设置于所述过渡层2上方；
第二超晶格P型层78，设置在所述第五超晶格本征层77上方；
第六超晶格本征层79，设置在所述第二超晶格P型层78的上方；
第一超晶格低阻N型层80，设置在所述第六超晶格本征层79上方；
第四P+导电层81和第四N+导电层82从所述第一超晶格低阻N型层80的上表面并向垂直于所述第一超晶格低阻N型层80的方向向下贯穿至所述第五超晶格本征层77的下表面；
第七沟道绝缘层83，为环形，从所述第一超晶格低阻N型层80的上表面并向垂直于所述第一超晶格低阻N型层80的方向向下贯穿至所述第五超晶格本征层77的下表面，所述第四P+导电层81和第四N+导电层82设置在所述第七沟道绝缘层83内；
第十七欧姆接触层84，设置在所述第一超晶格低阻N型层80上方并与所述第一超晶格低阻N型层80接触；
第十八欧姆接触层85，设置在所述第四N+导电层82上方并与所述第四N+导电层82接触；
第十九欧姆接触层86，设置在所述第四P+导电层81上方并与所述第四P+导电层81接触；
第十七介电保护层87，设置在所述第十七欧姆接触层84和第十八欧姆接触层85、第十七欧姆接触层84和第十九欧姆接触层86之间；
第十八介电保护层88，设置所述第十八欧姆接触层85、第十九欧姆接触层86外侧。
超晶格n-i-p-i二极管及PN结电容变容器（超晶格电容与变容器）由超晶格本征层（第五超晶格本征层），掺杂超晶格的基极P型层（第二超晶格P型层），超晶格本征层（第六超晶格本征层），掺杂超晶格的N型层（第一超晶格低阻N型层），第四P+导电层及第四N+导电层等组成。为达到双极晶体管集成电路的性能要求，可设计更多层的结构，如n-i-p-i-n。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成N+以及P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图11所示，所述超晶格电阻与变阻器包括：
第七超晶格本征层89，设置于所述过渡层2上方；
第三超晶格P型层90，设置在所述第七超晶格本征层89上方；
第八超晶格本征层91，设置在所述第三超晶格P型层90的上方；
第二超晶格低阻N型层92，设置在所述第八超晶格本征层91上方；
所述第五P+导电层93和第五N+导电层94从所述第二超晶格低阻N型层92的上表面并向垂直于所述第二超晶格低阻N型层92的方向向下贯穿至所述第七超晶格本征层89的下表面；
第八沟道绝缘层95，为矩形或环形，从所述第二超晶格低阻N型层92的上表面并向垂直于所述第二超晶格低阻N型层92的方向向下贯穿至所述第七超晶格本征层89的下表面，所述第五P+导电层93和第五N+导电层94设置在所述第八沟道绝缘层95内；
一个第二十欧姆接触层96、一个第二十一欧姆接触层97和一个第二十二欧姆接触层98为一组，共有两组；
第二十欧姆接触层96，设置在所述第二超晶格低阻N型层92上方并与所述第二超晶格低阻N型层92接触；
第二十一欧姆接触层97，设置在所述第五N+导电层94上方并与所述第五N+导电层94接触；
第二十二欧姆接触层98，设置在所述第五P+导电层93上方并与所述第五P+导电层93接触；
第十九介电保护层99，设置在所述第二十欧姆接触层96和第二十一欧姆接触层97、第二十欧姆接触层96和第二十二欧姆接触层98之间；
第二十介电保护层100，设置所述第二十一欧姆接触层97、第二十二欧姆接触层98外侧。
如图12所示，在一个实施例中，超晶格电阻与变阻器包括两组第二十欧姆接触层96、第二十一欧姆接触层97和第二十二欧姆接触层98。其中第八沟道绝缘层95为留有工型空缺的环形；在工型空缺的两端分别设置一组第二十欧姆接触层96、第二十一欧姆接触层97和第二十二欧姆接触层98。
超晶格n-i-p-i电阻及变阻器（超晶格电阻与变阻器）由超晶格本征层（第七超晶格本征层），掺杂超晶格的基极P型层（第三超晶格P型层），超晶格本征层（第八超晶格本征层），掺杂超晶格的N型层（第二超晶格低阻N型层），第五P+导电层及第五N+导电层等组成。为达到双极晶体管集成电路的性能要求，可设计更多层的结构，如n-i-p-i-n。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成N+以及P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
如图13所示，所述超晶格电感与变感器包括：
第九超晶格本征层101，设置于所述过渡层2上方；
第四超晶格P型层102，设置在所述第九超晶格本征层101上方；
第十超晶格本征层103，设置在所述第四超晶格P型层102的上方；
第三超晶格低阻N型层104，设置在所述第十超晶格本征层103上方；
所述第六P+导电层105和第六N+导电层106从所述第三超晶格低阻N型层104的上表面并向垂直于所述第三超晶格低阻N型层104的方向向下贯穿至所述第九超晶格本征层101的下表面；
第九沟道绝缘层107，为矩形或环形，从所述第三超晶格低阻N型层104的上表面并向垂直于所述第三超晶格低阻N型层104的方向向下贯穿至所述第九超晶格本征层101的下表面，所述第六P+导电层105和第六N+导电层106设置在所述第九沟道绝缘层107内；
一个第二十三欧姆接触层108、一个第二十四欧姆接触层109和一个第二十五欧姆接触层110为一组，共有两组；
第二十三欧姆接触层108，设置在所述第三超晶格低阻N型层104上方并与所述第三超晶格低阻N型层104接触；
第二十四欧姆接触层109，设置在所述第六N+导电层106上方并与所述第六N+导电层106接触；
第二十五欧姆接触层110，设置在所述第六P+导电层105上方并与所述第六P+导电层105接触；
第二十一介电保护层111，设置在所述第二十三欧姆接触层108和第二十四欧姆接触层109、第二十三欧姆接触层108和第二十四欧姆接触层109之间；
第二十二介电保护层112，设置所述第二十四欧姆接触层109、第二十五欧姆接触层110外侧。
如图14所示，在一个实施例中，超晶格电感与变感器包括两组第二十三欧姆接触层108、第二十四欧姆接触层109和第二十五欧姆接触层110。其中第九沟道绝缘层107为留有S型空缺的环形；在S型空缺的两端分别设置一组第二十三欧姆接触层108、第二十四欧姆接触层109和第二十五欧姆接触层110。
超晶格n-i-p-i电感及变感器（超晶格电感与变感器）由超晶格本征层（第九超晶格本征层），掺杂超晶格的基极P型层（第四超晶格P型层），超晶格本征层（第十超晶格本征层），掺杂超晶格的N型层（第三超晶格低阻N型层），第六P+导电层及第六N+导电层等组成。为达到集成电路的性能要求，可设计更多层的结构，如n-i-p-i-n。。。。。。，不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术分别形成N+以及P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
n-i-p-i超晶格闪存存储器（超晶格闪存存储器）包括由掺杂P通道n-i-p-i超晶格场效应铁电晶体管或掺杂N通道n-i-p-i超晶格场效应铁电晶体管。
如图15所示，其中P通道n-i-p-i超晶格场效应铁电晶体管包括：
第十一超晶格本征层113，设置于所述过渡层2上方；
超晶格低阻P-型层114，设置在所述第十一超晶格本征层113上方；
第十二超晶格本征层115，设置在所述超晶格低阻P-型层114的上方；
第二超晶格N型层116，设置在所述第十二超晶格本征层115上方；
第一铁电薄膜层117，设置在所述第二超晶格N型层116的上方；
第七P+导电层118，从所述第二超晶格N型层116的上表面并向垂直于所述第二超晶格N型层116的方向向下贯穿至所述第十一超晶格本征层113的下表面；
第十沟道绝缘层119，为矩形或环形，从所述第二超晶格N型层116的上表面并向垂直于所述第二超晶格N型层116的方向向下贯穿至所述第十一超晶格本征层113的下表面，所述第七P+导电层118设置在所述第十沟道绝缘层119内；
第二十六欧姆接触层120，设置在所述第一铁电薄膜层117上方并与所述第一铁电薄膜层117接触，
第二十七欧姆接触层121，设置在所述第七P+导电层118上方并与所述第七P+导电层118接触；
第二十三介电保护层123，设置在所述第二十六欧姆接触层120和第二十七欧姆接触层121之间；
第二十四介电保护层124，设置所述第二十七欧姆接触层121外侧。
掺杂P通道n-i-p-i超晶格场效应铁电晶体管（P通道n-i-p-i超晶格场效应铁电晶体管）由铁电薄膜层，掺杂超晶格的本征层（第十一超晶格本征层），掺杂超晶格的P型层（超晶格低阻P-型层），超晶格本征层（第十二超晶格本征层），掺杂超晶格的N型层（第二超晶格N型层），第七P+导电层等组成。为达到集成电路的性能要求，可设计不同厚度的超晶格薄膜层。不仅可采用同质超晶格层，如硅，氮化镓（GaN），鉮化镓（GaAs），也可采用异质超晶格层，如氮鉮化镓Ga(x)As(1-x)N，氮铝化镓Ga（x）Al(1-x)N，氮磷化镓Ga(x)Ps(1-x)N等，利用不同禁带宽度形成特殊量子阱以提升器件性能。用低能离子注入技术形成P+导电层，欧姆电极用等离子体溅射技术形成，但等离子体溅射材料将依据超晶格半导体层的材料而定，如对氮化镓材料，一般可用钛铝合金，等。栅极绝缘层可用氮化硅等。器件之间需要用绝缘层隔离。沟道绝缘层可用特殊沟道离子刻蚀工艺并加上绝缘材料离子溅射而后化学机械抛光形成。沟道绝缘层也可采用离子注入形成PN结型沟道绝缘层，如有需要，可在同一超晶格集成电路上采用多种隔离方式已达到最大性能优化。
同样，也可设计与制造掺杂N通道n-i-p-i超晶格场效应铁电晶体管。其原理十分相似，只是在铁电薄膜上加同方向的电压时，如加上负电压时，掺杂P通道n-i-p-i超晶格场效应铁电晶体管将处于开启状态，而掺杂N通道n-i-p-i超晶格场效应铁电晶体管将处于关闭开状态；
如图16所示，其中N通道n-i-p-i超晶格场效应铁电晶体管包括：
第十三超晶格本征层125，设置于所述过渡层2上方；
超晶格低阻N-型层126，设置在所述第十三超晶格本征层125上方；
第十四超晶格本征层127，设置在所述超晶格低阻N-型层126的上方；
第五超晶格P型层128，设置在所述第十四超晶格本征层127上方；
第二铁电薄膜层129，设置在所述第五超晶格P型层128的上方；
第七N+导电层130，从所述第五超晶格P型层128的上表面并向垂直于所述第五超晶格P型层128的方向向下贯穿至所述第十三超晶格本征层125的下表面；
第十一沟道绝缘层131，从所述第五超晶格P型层128的上表面并向垂直于所述第五超晶格P型层128的方向向下贯穿至所述第十三超晶格本征层125的下表面，所述第七N+导电层130设置在所述第十一沟道绝缘层131内；
第二十八欧姆接触层132，设置在所述第二铁电薄膜层129上方并与所述第二铁电薄膜层129接触，
第二十九欧姆接触层133，设置在所述第七N+导电层130上方并与所述第七N+导电层130接触；
第二十五介电保护层134，设置在所述第二十八欧姆接触层132和第二十九欧姆接触层133之间；
第二十六介电保护层135，设置所述第二十九欧姆接触层133外侧。
上述第一沟道绝缘层至第十一沟道绝缘层为自主降温绝缘层。
如图17所示，自主降温绝缘层202包括：
降温物质容置腔201，设置在所述自主降温绝缘层202内，
第一毛细管路203，设置在所述自主降温绝缘层202内，一端与所述降温物质容置腔201连接，另一端连通至所述自主降温绝缘层202的上表面；
在自主降温绝缘层202上方的介电保护层204内，也设置有第二毛细管路205，该第二毛细管路205与自主降温绝缘层202的第一毛细管路203连通并且该第二毛细管路205靠近所述介电保护层204的上表面部分设置为弯曲状，使第二毛细管路205在上表面的出口与上表面呈一定角度（可以是15度），这样使降温材料在升温发生相变化时，从第二毛细管路205出口出来后流到欧姆接触层上。从而进行降温。
通过设置自主降温绝缘层，当该元器件短路后烧毁时发热时，自主降温绝缘层内的降温物质受热发生相位变化，从而吸收热量，更进一步发生相位变化时降温物质的体积增大，从毛细管路中喷出，喷到烧毁的元器件上，进而对烧毁的元器件进一步降温；这样可以防止其对附近完好的元器件的破坏，从而降低损失。
上述第一沟道绝缘层至第十一沟道绝缘层为隔绝绝缘层：
如图18所示，所述隔绝绝缘层211内部设置有空腔212；所述空腔212内设置有降温物质。
通过设置隔绝绝缘层，当该元器件短路后烧毁时发热时，隔绝绝缘层的外层绝缘层烧毁后释放出降温物质，降温物质受热发生相位变化，从而吸收热量，更进一步发生相位变化时降温物质的体积增大，从而使烧毁的元器件与外部的完好的元器件隔绝开来；这样可以防止其对 附近完好的元器件的破坏，从而降低损失。
如图18所示，在一个实施例中，所述空腔212内设置有至少一个连接体213，所述连接体213一端与空腔212左侧壁连接，另一端与所述空腔212右侧壁连接；所述连接体213中部直径小于两端直径。
通过设置连接体，支撑起空腔内的空间，使空腔结构更加牢固；通过设置成中间直径小于两端，是使在降温物质受热膨胀时，连接体的断裂位置位于中间部位，放置膨胀时对旁边完好的元器件的拉扯，从而避免拉扯造成的元器件损坏。
更进一步的，在降温物质中掺杂荧光物质，当电路烧毁时，可以采用检验绝缘层的荧光物质的图像从而更快判断电路损坏的部位与程度。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种超晶格超大规模集成电路，其特征在于，包括：
衬底；
过渡层，设置在所述衬底上方；
元器件层，设置在所述过渡层上方，元器件层为包含二维电子气与二维空穴气的器件所构建的超晶格集成电路；
所述器件包括：超晶格闪存存储器；
所述超晶格闪存存储器包括：包括由掺杂P通道n-i-p-i超晶格场效应铁电晶体管或掺杂N通道n-i-p-i超晶格场效应铁电晶体管；
其中，P通道n-i-p-i超晶格场效应铁电晶体管包括：
第十一超晶格本征层，设置于所述过渡层上方；
超晶格低阻P-型层，设置在所述第十一超晶格本征层上方；
第十二超晶格本征层，设置在所述超晶格低阻P-型层的上方；
第二超晶格N型层，设置在所述第十二超晶格本征层上方；
第一铁电薄膜层，设置在所述第二超晶格N型层的上方；
第七P+导电层，从所述第二超晶格N型层的上表面并向垂直于所述第二超晶格N型层的方向向下贯穿至所述第十一超晶格本征层的下表面；
第十沟道绝缘层，从所述第二超晶格N型层的上表面并向垂直于所述第二超晶格N型层的方向向下贯穿至所述第十一超晶格本征层的下表面，所述第七P+导电层设置在所述第十沟道绝缘层内；
第二十六欧姆接触层，设置在所述第一铁电薄膜层上方并与所述第一铁电薄膜层接触，
第二十七欧姆接触层，设置在所述第七P+导电层上方并与所述第七P+导电层接触；
第二十三介电保护层，设置在所述第二十六欧姆接触层和第二十七欧姆接触层之间；
第二十四介电保护层，设置所述第二十七欧姆接触层外侧；
其中，N通道n-i-p-i超晶格场效应铁电晶体管包括：
第十三超晶格本征层，设置于所述过渡层上方；
超晶格低阻N-型层，设置在所述第十三超晶格本征层上方；
第十四超晶格本征层，设置在所述超晶格低阻N-型层的上方；
第五超晶格P型层，设置在所述第十四超晶格本征层上方；
第二铁电薄膜层，设置在所述第五超晶格P型层的上方；
第七N+导电层，从所述第五超晶格P型层的上表面并向垂直于所述第五超晶格P型层的方向向下贯穿至所述第十三超晶格本征层的下表面；
第十一沟道绝缘层，从所述第五超晶格P型层的上表面并向垂直于所述第五超晶格P型层的方向向下贯穿至所述第十三超晶格本征层的下表面，所述第七N+导电层设置在所述第十一沟道绝缘层内；
第二十八欧姆接触层，设置在所述第二铁电薄膜层上方并与所述第二铁电薄膜层接触，
第二十九欧姆接触层，设置在所述第七N+导电层上方并与所述第七N+导电层接触；
第二十五介电保护层，设置在所述第二十八欧姆接触层和第二十九欧姆接触层之间；
第二十六介电保护层，设置所述第二十九欧姆接触层外侧。
2.如权利要求1所述的超晶格超大规模集成电路，其特征在于，所述衬底采用硅,锗或化合物半导体。
3.如权利要求1所述的超晶格超大规模集成电路，其特征在于，所述过渡层采用二氧化硅、氮化硅和化合物半导体层其中一种。
4.如权利要求1所述的超晶格超大规模集成电路，其特征在于，衬底底部均匀分布有多个通孔。
5.如权利要求1所述的超晶格超大规模集成电路，其特征在于，超晶格低阻P-型层、第二超晶格N型层、超晶格低阻N-型层和第五超晶格P型层，既可以采用同质的半导体超晶格层，也可以采用异质的半导体超晶格层。
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