CN113871393A - 三维存储器的制作方法 - Google Patents

Abstract

本申请提供一种三维存储器的制作方法，包括：提供衬底并在所述衬底上形成堆叠层；所述堆叠层包括在纵向上交替设置的层间绝缘层和电介质层，且所述堆叠层包括沟道区及与所述沟道区相邻的栅线缝隙区；在所述堆叠层的背离所述衬底的表面上形成一第一掩膜层；所述第一掩膜层覆盖所述沟道区及所述栅线缝隙区；对与所述栅线缝隙区位置相对的所述第一掩膜层进行减薄，以形成沟槽；在所述堆叠层的所述沟道区形成纵向延伸的沟道孔；在所述沟道孔内形成沟道结构；及在所述栅线缝隙区形成栅线缝隙结构。本申请提供的三维存储器的制作方法能够避免外排孔在刻蚀过程中出现刻蚀不足现象。

Description

三维存储器的制作方法

技术领域

本申请涉及半导体器件技术领域，尤其涉及一种三维存储器的制作方法。

背景技术

在3D NAND(三维存储器)的工艺中，深孔刻蚀是一道非常重要的工艺，现有的技术在超深层深孔刻蚀后，需要内外排孔具有非常均匀的刻蚀临界尺寸与刻蚀深度，从而保证良好的电学性能。

目前，常用的沟道孔刻蚀工艺是采用双次堆叠刻蚀，以降低刻蚀过程中的深宽比。在现在的工艺过程中，由于刻蚀过程中，沟道区与栅线缝隙区的留存的掩膜层存在高度差，如此高度差会对外排孔产生严重的遮蔽效应，外排孔在刻蚀过程中会出现刻蚀不足现象。

发明内容

有鉴于此，本申请提供一种能够避免外排孔在刻蚀过程中出现刻蚀不足现象的三维存储器的制作方法。

为解决上述问题，本申请提供的技术方案如下：

本申请提供一种三维存储器的制作方法，包括：

提供衬底并在所述衬底上形成堆叠层；所述堆叠层包括在纵向上交替设置的层间绝缘层和电介质层，且所述堆叠层包括沟道区及与所述沟道区相邻的栅线缝隙区；

在所述堆叠层的背离所述衬底的表面上形成一第一掩膜层；所述第一掩膜层覆盖所述沟道区及所述栅线缝隙区；

对与所述栅线缝隙区位置相对的所述第一掩膜层进行减薄，以形成沟槽；

在所述堆叠层的所述沟道区形成纵向延伸的多数沟道孔；及

在所述沟道孔内形成沟道结构。

在本申请一可选实施例中，所述沟槽自所述第一掩膜层的背离所述堆叠层的表面向所述第一掩膜层内部凹陷形成。

在本申请一可选实施例中，于所述在所述堆叠层的所述沟道区形成纵向延伸的沟道孔的步骤之后，所述第一掩膜层的对应所述沟道区和所述栅线缝隙区的部分被减薄成第二掩膜层；所述第二掩膜层的高度与所述沟槽的底壁的高度相同。

在本申请一可选实施例中，所述堆叠层还包括阶梯区；所述减薄步骤还包括：减薄所述阶梯区上的第一掩膜层，使在所述阶梯区上的所述第一掩膜层成为第三掩膜层。

在本申请一可选实施例中，定义所述沟槽的纵向深度为D1，定义对应所述沟道区的所述第一掩膜层和对应所述沟道区的所述第二掩膜层的厚度差为D2，及在形成所述沟道孔的过程中所沉积在对应所述栅线缝隙区内的所述第一掩膜层上的反应产物的厚度为D3，且D1＝D2+D3。

在本申请一可选实施例中，所述第三掩膜层的高度与所述沟槽的底壁的高度相同。

在本申请一可选实施例中，所述沟道结构包括形成在所述沟道孔内的存储功能层及形成在所述存储功能层内的沟道层；所述存储功能层包括隧穿阻挡层、电荷存储层与隧穿层；所述隧穿阻挡层形成在裸露在所述沟道孔内的所述电介质层上，所述电荷存储层形成在所述隧穿阻挡层的内壁上，所述隧穿层形成在所述电荷存储层上，所述沟道层形成在所述隧穿层上。

在本申请一可选实施例中，还包括：

在所述栅线缝隙区形成栅线缝隙结构，所述栅线缝隙结构包括栅线缝隙、形成在栅线缝隙的内壁上的绝缘层以及在所述绝缘层内的导电层。

在本申请一可选实施例中，在“在所述堆叠层的所述沟道区形成纵向延伸的沟道孔”之后，且在“在所述沟道孔内形成沟道结构”之前，还包括步骤：去除所述第二掩膜层。

在本申请一可选实施例中，所述第一掩膜层的材质为氧化硅层或氮化硅层。

本申请提供的三维存储器的制作方法，在堆叠层上形成沟道孔的步骤之前，在形成在堆叠层上的第一掩膜层上形成沟槽，从而保证在刻蚀形成所述沟道孔之后，沟道区和栅线缝隙区内留存的第一掩膜层的厚度差减小，从而可以避免栅线缝隙区内留存的第一掩膜层对外排孔产生严重的遮蔽效应，进而能够避免外排孔在刻蚀过程中出现刻蚀不足现象。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1A为本申请一较佳实施例提供的一种三维存储器的制作方法的流程示意图。

图1B为图1A的步骤S5的具体步骤的流程图；

图1C为图1A的步骤S6的具体步骤的流程图；

图2为本申请一实施例提供的一种第一堆叠结构的剖视图；

图3为在图2所示的第一堆叠结构的第一掩膜层上形成沟槽后的剖视图；

图4为在图3所示的第一堆叠结构上形成沟道孔后的剖视图；

图5在图3所示的第一堆叠结构上形成沟道孔后的另一个位置的剖视图；

图6为形成沟道孔后的第一堆叠结构的俯视图，其中，图4是沿III-III的剖视图，图5是沿IV-IV的剖视图；

图7为去除图4所示的第一堆叠结构上的第二掩膜层，形成的第二堆叠结构的剖视图；

图8为图7的带有一个沟道孔()及栅线缝隙区的局部第二堆叠结构的剖视图；

图9为去除图8所示的所述牺牲氧化层及部分所述层间绝缘层后的剖视图；

图10为在图9所示的沟道孔的底壁上形成选择性硅外延层后的剖视图；

图11为在图10所示的裸露在所述沟道孔内的所述电介质层上形成第一氧化层后的剖视图；

图12为在图11所示的所述沟道孔侧壁上形成功能层与沟道层后的剖视图；

图13为在图12所示的沟道孔内填充氧化硅形成沟道绝缘填充层后的剖视图；

图14为回蚀图13所示的部分所述沟道绝缘填充层及部分所述堆叠层，形成凹陷后的剖视图；

图15为在图14所示的凹陷内沉积插塞多晶硅，形成沟道结构；形成绝缘氧化物层及形成栅线缝隙后的剖视图；

图16为利用如图15所示的所述栅线缝隙将剩余部分电介质层去除，以形成凹槽结构后的剖视图；

图17为在如图16所示的凹槽结构内形成栅极层后的剖视图；

图18为去除图17所示的栅极层中邻近所述栅线缝隙的部分粘结层后的剖视图；及

图19为在所述栅线缝隙侧壁上形成绝缘层，并于绝缘层内形成导电层与填充材料，形成栅线缝隙结构后的剖视图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体地限定。

本申请可以在不同实施中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本申请针对现有的3D NAND的工艺存在的外排孔在刻蚀过程中会出现刻蚀不足现象的技术问题，本申请在堆叠层上形成沟道孔的步骤之前，在形成在堆叠层上的第一掩膜层上形成沟槽，从而保证在刻蚀形成所述沟道孔之后，沟道区和栅线缝隙区内留存的第一掩膜层的厚度差减小，从而可以避免栅线缝隙区内留存的第一掩膜层对外排孔产生严重的遮蔽效应，进而能够避免外排孔在刻蚀过程中会出现刻蚀不足现象。

由于沟道孔、沟道结构以及栅线缝隙结构均可以采用现有技术涉及到的沟道孔、沟道结构及栅线缝隙结构的制作方法制作而成，因此，下文将以现有技术中的一种沟道孔、沟道结构及栅线缝隙结构的制作方法来具体描述三维存储器的制作方法。需要强调的是，本申请的沟道孔、沟道结构及栅线缝隙结构的制作方法并不局限于下文所描述的制作方法。以下将结合具体实施例对本申请的三维存储器的制作方法进行详细描述。

请参阅图1A至图1C及图2至图19，本申请较佳实施例提供一种三维存储器的制作方法，包括如下步骤：

步骤S1：请参阅图1A及图2，提供衬底100并在所述衬底100上形成堆叠层110；所述堆叠层110包括在纵向上交替设置的层间绝缘层111和电介质层112，且所述堆叠层110包括沟道区102及与所述沟道区102相邻的栅线缝隙区101。

所述堆叠层110还包括阶梯区103，所述阶梯区103位于所述沟道区102及所述栅线缝隙区101的一端(具体见图5和图6)。

在本实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如SiC，还可以为叠层结构，例如Si/SiGe等。

具体地，所述层间绝缘层111和所述电介质层112的厚度可以相等，也可以不相等。

具体地，所述堆叠层110根据垂直方向所需形成的存储单元的个数来确定堆叠的层数，所述堆叠层110的层数例如可以为8层、32层、64层、以及更高的层数等，堆叠的层数越多，越能提高存储器件的集成度。

具体地，可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积所述层间绝缘层111和所述电介质层112，以形成所述堆叠层110。

其中，在本实施例中，所述层间绝缘层111的材料可以为氧化硅(SiOx)，所述电介质层112的材料可以为氮化硅(SiNx)。在其他实施例中，所述层间绝缘层111的材料并不局限于氧化硅，所述电介质层112的材料也并不局限于氮化硅。

步骤S2：请参阅图1A及图2，在所述堆叠层110的背离所述衬底100的表面上形成一第一掩膜层120，所述第一掩膜层120覆盖所述沟道区102及所述栅线缝隙区101。

所述衬底100、所述堆叠层110及所述第一掩膜层120构成第一堆叠结构1000。

其中，在本实施例中，所述第一掩膜层120为硬掩膜层，所述第一掩膜层120的材质为氧化硅层或氮化硅层，用于确保后续所述堆叠层110经图案化处理后，图案不会发生改变。

步骤S3：请参阅图1A及图3，对与所述栅线缝隙区101位置相对的所述第一掩膜层120进行减薄，以形成沟槽1201。

其中，可以通过化学刻蚀或机械切割等方式形成所述沟槽1201。在本实施例中，所述沟槽1201通过化学刻蚀的方式形成。

其中，于所述步骤S3之后，所述第一掩膜层120的对应所述沟道区102和所述栅线缝隙区101的部分被减薄成第二掩膜层160；在本实施例中，所述第二掩膜层160的高度与所述沟槽1201的底壁的高度相同，也即，所述第二掩膜层160的远离所述堆叠层110的表面161与所述沟槽1201的底壁平齐。

其中，所述步骤S3还包括：减薄所述阶梯区103上的第一掩膜层120，使在所述阶梯区上的所述第一掩膜层成为第三掩膜层(图未示)。所述第三掩膜层的高度与所述沟槽1201的底壁的高度相同。

其中，定义所述沟槽1201的纵向深度为D1，定义对应所述沟道区102的所述第一掩膜层120和对应所述沟道区102的所述第二掩膜层160的厚度差为D2。在形成沟道孔的过程中，会发生化学反应，至少部分反应产物会沉积在所述第一掩膜层120上，因此，进一步定义在形成沟道孔的过程中沉积在所述第一掩膜层120上的反应产物的厚度为D3，且D1＝D2+D3。

在本实施例中，所述沟槽1201的纵向深度D1＝800nm。

步骤S4：请参阅图1A、图4至图6，在所述堆叠层110的所述沟道区102形成纵向延伸的多数沟道孔121。

其中，所述沟道孔121均贯穿所述第二掩膜层160及所述堆叠层110。

在本申请中，所述沟道孔121垂直于所述堆叠层110。所述沟道孔121包括内排沟道孔和外排沟道孔，所述外排沟道孔毗邻所述栅线缝隙区101设置，所述内排沟道孔远离所述栅线缝隙区101设置。即，所述外排沟道孔位于所述内排沟道孔和所述栅线缝隙区101之间。

在本实施例中，所述沟道孔121垂直于所述堆叠层110。

具体地，所述沟道孔121的形成方法包括：首先，在所述堆叠层110上形成图案化的光刻胶，其次，采用刻蚀工艺刻蚀所述堆叠层110，以形成所述沟道孔121。

所述沟道孔121的刻蚀工艺为等离子/聚合物工艺，例如通常采用各向异性等离子干法刻蚀工艺刻蚀所述堆叠层110，以形成所述沟道孔121。

具体地，所述沟道孔121可通至所述衬底100，在衬底100上形成一定深度的凹槽。请参阅图7，在步骤S4之后，还包括步骤：去除所述第二掩膜层160，得到第二堆叠结构2000。

下面将图8-图18中，将以其中一个沟道孔121为例来说明三维存储器的后续制作方法。

步骤S5：请参阅图8至图15，在所述沟道孔121内形成沟道结构。

其中，所述沟道结构包括形成在所述沟道孔121内的存储功能层及形成在所述存储功能层内的沟道层124；所述存储功能层包括隧穿阻挡层(即下文中的第一氧化层1122)、电荷存储层122与隧穿层123；所述隧穿阻挡层形成在裸露在所述沟道孔121内的所述电介质层112上，所述电荷存储层122形成在所述隧穿阻挡层(1122)的内壁上，所述隧穿层123形成在所述电荷存储层122上，所述沟道层124形成在所述隧穿层123上。

具体地，步骤S5包括：

步骤S51，请参阅图1B图8至图11，在裸露在所述沟道孔121内的所述电介质层112上形成第一氧化层1122。

其中，所述第一氧化层1122可作为所述沟道孔121侧壁的隧穿阻挡层。其中，所述第一氧化层1122作为隧穿阻挡层，减少了沉积隧穿阻挡层的步骤，提高了隧穿阻挡层的均匀度。

在本申请一可选实施例中，通过原位氧化工艺氧化裸露在所述沟道孔121内的所述电介质层112形成所述第一氧化层1122。具体地，将裸露在所述沟道孔121内的所述电介质层112经原位氧化形成所述第一氧化层1122并作为隧穿阻挡层。由于原位氧化工艺使得所述沟道孔121内壁的任意位置均受到氧化作用，且横向氧化的深度可通过调整工艺参数进行控制，因而覆盖在整个所述沟道孔121内侧的隧穿阻挡层的均匀度将得到改善，即提高了所述隧穿阻挡层的均匀度。具体地，氧化温度为700-1000℃，例如可以为700℃、800℃、900℃或1000℃，以及上述温度之间的任意温度。所述第一氧化层1122的横向厚度可以为2-15nm。

在本申请另一可选实施例中，所述第一氧化层1122还可以通过在所述沟道孔121侧壁上沉积氧化硅形成，例如采用ALD工艺在所述沟道孔121侧壁上沉积氧化硅形成隧穿阻挡层。也即，在本申请中，所述第一氧化层1122的形成工艺不限。

其中，请参阅图9-图10，在“形成第一氧化层1122”之前，还包括步骤：氧化裸露在所述沟道孔121内的所述电介质层112和所述衬底100，形成牺牲氧化层1121；以所述牺牲氧化层1121与所述堆叠层110的接触点的连线作为切割线，去除所述牺牲氧化层1121及部分所述层间绝缘层111；及在所述沟道孔121的底壁上形成选择性硅外延层130。其中，所述选择性硅外延层130在“形成所述第一氧化层”的步骤中，同步氧化邻近所述沟道孔121底壁上的部分所述选择性硅外延层130，也即所述第一氧化层1122还形成在裸露在所述沟道孔121内的所述选择性硅外延层130的表面上。

由于所述沟道孔121的刻蚀工艺为等离子/聚合物工艺，例如通常采用各向异性等离子干法刻蚀工艺刻蚀所述堆叠层110以形成所述沟道孔121。这些等离子/聚合物会损坏所述沟道孔121的侧壁和暴露的所述衬底100，从而导致后续制程中外延生长单晶硅较为困难，同时也会导致漏电流的产生，影响三维存储器的稳定性。因此，其中，所述牺牲氧化层1121部分形成于所述都衬底100的凹槽表面，所述牺牲氧化层1121修补了所述沟道孔121侧壁的氮化硅层损伤以及暴露的所述衬底100的表面损伤，减少了漏电流的产生，提高了三维存储器的稳定性。

步骤S52：请参阅图1B及图12，在所述沟道孔121侧壁上形成功能层与沟道层124。

其中，所述功能层沿所述沟道孔121侧壁向内依次包括电荷存储层122以及隧穿层123。所述第一氧化层1122作为隧穿阻挡层，与所述电荷存储层122以及所述隧穿层123构成三维存储器的存储功能层。所述隧穿层123的材料可以为氧化硅(SiOx)，所述电荷存储层122的材料可以为氮化硅(SiNx)或氮氧化硅(SiON)，所述沟道层124的材料可以为多晶硅。

刻蚀所述第一氧化层1122、所述电荷存储层122、所述隧穿层123以及所述沟道层124，以形成位于所述选择性硅外延层130上表面的凹陷区。而后继续沉积多晶硅，以形成所述沟道层124的位于所述沟道孔121底部与所述选择性硅外延层130的上表面相接触的连接区1241。

在上述的步骤中，可以采用化学气相沉积或原子层沉积方法，以形成所述电荷存储层122、所述隧穿层123以及所述沟道层124。

在本申请其他可选实施例中，所述连接区1241的形状不限于凹槽型，可以为已知的任何形状，只要实现所述沟道层124与所述选择性硅外延层130相导通即可。

进一步地，所述电荷存储层122的外径与所述选择性硅外延层130的最大外径在同一垂直延伸线上。相对于传统的三维存储器中，所述选择性硅外延层130的最大外径与所述隧穿阻挡层在同一垂直延伸线上，通过本申请提供的方法制造的三维存储器减小了沟道关键尺寸，进而压缩了所述选择性硅外延层130的尺寸，有利于提高所述选择性硅外延层130尺寸的均匀度。

步骤S53：请参阅图1B及图13至图15，在所述沟道孔121内填充氧化硅形成沟道绝缘填充层125，随后回蚀部分所述沟道绝缘填充层125，去除位于所述堆叠层110中最顶层的氧化硅层和氮化硅层，沉积插塞多晶硅1242，并进行化学机械研磨(CMP)，以形成沟道结构；并在所述堆叠层110表面沉积氧化硅以形成绝缘氧化物层140(又称为帽氧化物层，CAPOxide)。

其中，回蚀深度为沿所述堆叠层110最顶层向下刻蚀30-120nm；所述绝缘氧化物层140覆盖所述多晶硅插塞1242，以保护所述沟道结构并起到绝缘作用。

步骤S6：请参阅图1A、图15至图19，在所述栅线缝隙区101形成栅线缝隙结构。

其中，所述栅线缝隙结构包括栅线缝隙150、形成在栅线缝隙150的内壁上的绝缘层151以及在所述绝缘层151内的导电层。

具体地，步骤S6包括：

步骤S61，请参阅图1C及图15，在所述堆叠层110中形成纵向延伸的栅线缝隙150，所述栅线缝隙150将所述堆叠层110分割为若干堆叠层子块。

其中，所述栅线缝隙150贯穿所述绝缘氧化物层140、所述堆叠层110及部分所属衬底100。

具体地，在所述堆叠层110中经图案化处理形成纵向延伸的栅线缝隙150。其中，相邻所述栅线缝隙150之间包括多个所述沟道结构。

步骤S62，请参阅图1C、图16至图18，利用所述栅线缝隙150将剩余部分电介质层112去除，置换为栅极层113。

具体地，所述步骤S62包括：首先，请参考图16，利用所述栅线缝隙150将剩余部分电介质层112去除，以形成凹槽结构1123，并通过高温湿氧氧化工艺，对所述选择性硅外延层130的侧壁进行氧化，以形成第二氧化层131。其次，请参考图17，采用导电材料填满所述凹槽结构1123以形成所述栅极层113。再次，请参阅图18，去除所述栅极层113中邻近所述栅线缝隙150的部分粘结层，以使所述粘结层在所述栅线缝隙150之间，形成内缩粘结层以及横向的空缺部分1134。

具体地，所述剩余部分电介质层112经所述栅线缝隙150暴露后，经由所述栅线缝隙150对所述剩余部分电介质层112进行湿法刻蚀，去除所述剩余部分电介质层112，以形成凹槽结构1123。具体地，为了防止所述栅极层113中的金属原子向层间绝缘层111扩散，所述栅极层113中包括高K层1131和粘结层；其中，所述粘结层包括粘结缓冲层1132和金属材料层1133。所述高K层1131的材料可以为氧化铝(Al2O3)或氧化锆(ZrO2)；所述粘结缓冲层1132的材料可以为氮化钛(TiN)；所述金属材料层1133的材料可以为钨(W)，还可以包括多晶硅或者金属硅化物材料，例如金属硅化物材料可以被提供为包括从钨(W)和钛(Ti)中选择的金属的硅化物材料。在本申请中，为了实现对金属原子更好的阻挡效果，氧化铝层作为所述高K层1131位于靠近所述层间绝缘层111一侧，TiN层作为所述粘结缓冲层1132位于所述高K层1131与所述金属材料层1133之间。所述粘结缓冲层1132还作为导电层和F2阻挡层，进一步提高器件的稳定性。进一步地，在所述栅线缝隙150侧壁上的所述高K层1131向外延伸，以覆盖暴露于所述栅线缝隙150侧壁上的所述层间绝缘层111，确保所述金属材料层1133填充时不会进入到所述层间绝缘层111内，避免对所述层间绝缘层111造成损坏。

具体地，去除所述栅极层113中邻近所述栅线缝隙150的部分粘结层，通常以所述高K层1131为刻蚀起点，沿所述粘结层向内刻蚀0-100nm，以形成内缩粘结层以及横向的空缺部分1134，所述空缺部分1134的横向宽度为0-100nm。

步骤S63，请参阅图19，在所述栅线缝隙150侧壁上形成绝缘层151，并于绝缘层151内形成导电层与填充材料(图未示)。

其中，所述绝缘层151覆盖所述空缺部分1134，进一步确保绝缘效果，提高器件稳定性。之后，依一般在先技术于绝缘层151内形成导电层与填充材料(图未示)。

本申请提供的三维存储器的制作方法，在堆叠层上形成沟道孔的步骤之前，在形成在堆叠层上的第一掩膜层上形成沟槽，从而保证在刻蚀形成所述沟道孔之后，沟道区和栅线缝隙区内留存的第一掩膜层的厚度差减小，从而可以避免栅线缝隙区内留存的第一掩膜层对外排孔产生严重的遮蔽效应，进而能够避免外排孔在刻蚀过程中会出现刻蚀不足现象。

综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种三维存储器的制作方法，其特征在于，包括：

提供衬底并在所述衬底上形成堆叠层；所述堆叠层包括在纵向上交替设置的层间绝缘层和电介质层，且所述堆叠层包括沟道区及与所述沟道区相邻的栅线缝隙区；

在所述堆叠层的背离所述衬底的表面上形成一第一掩膜层；所述第一掩膜层覆盖所述沟道区及所述栅线缝隙区；

对与所述栅线缝隙区位置相对的所述第一掩膜层进行减薄，以形成沟槽；

在所述堆叠层的所述沟道区形成纵向延伸的多数沟道孔；及

在所述沟道孔内形成沟道结构。

2.如权利要求1所述的三维存储器的制作方法，其特征在于，所述沟槽自所述第一掩膜层的背离所述堆叠层的表面向所述第一掩膜层内部凹陷形成。

3.如权利要求1所述的三维存储器的制作方法，其特征在于，于所述在所述堆叠层的所述沟道区形成纵向延伸的沟道孔的步骤之后，所述第一掩膜层的对应所述沟道区和所述栅线缝隙区的部分被减薄成第二掩膜层；所述第二掩膜层的高度与所述沟槽的底壁的高度相同。

4.如权利要求3所述的三维存储器的制作方法，其特征在于，所述堆叠层还包括阶梯区；所述减薄步骤还包括：减薄所述阶梯区上的第一掩膜层，使在所述阶梯区上的所述第一掩膜层成为第三掩膜层。

5.如权利要求3所述的三维存储器的制作方法，其特征在于，定义所述沟槽的纵向深度为D1，定义对应所述沟道区的所述第一掩膜层和对应所述沟道区的所述第二掩膜层的厚度差为D2，及在形成所述沟道孔的过程中所沉积在对应所述栅线缝隙区内的所述第一掩膜层上的反应产物的厚度为D3，且D1＝D2+D3。

6.如权利要求4所述的三维存储器的制作方法，其特征在于，所述第三掩膜层的高度与所述沟槽的底壁的高度相同。

7.如权利要求1所述的三维存储器的制作方法，其特征在于，所述沟道结构包括形成在所述沟道孔内的存储功能层及形成在所述存储功能层内的沟道层；所述存储功能层包括隧穿阻挡层、电荷存储层与隧穿层；所述隧穿阻挡层形成在裸露在所述沟道孔内的所述电介质层上，所述电荷存储层形成在所述隧穿阻挡层的内壁上，所述隧穿层形成在所述电荷存储层上，所述沟道层形成在所述隧穿层上。

8.如权利要求1所述的三维存储器的制作方法，其特征在于，还包括：

在所述栅线缝隙区形成栅线缝隙结构，所述栅线缝隙结构包括栅线缝隙、形成在栅线缝隙的内壁上的绝缘层以及在所述绝缘层内的导电层。

9.如权利要求1所述的三维存储器的制作方法，其特征在于，在“在所述堆叠层的所述沟道区形成纵向延伸的沟道孔”之后，且在“在所述沟道孔内形成沟道结构”之前，还包括步骤：去除所述第二掩膜层。

10.如权利要求3所述的三维存储器的制作方法，其特征在于，所述第一掩膜层的材质为氧化硅层或氮化硅层。

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