CN113835467A - 一种时钟同步系统、方法、电子设备及存储介质 - Google Patents

Abstract

本发明的实施例提供了一种时钟同步系统、方法、电子设备及存储介质，涉及时钟同步领域。该系统包括主模块与从模块，主模块与从模块逐级通信连接，主模块用于生成源数据，并将源数据发送至从模块，源数据包括源信息和源时钟信号，从模块用于接收解析源数据，获取源时钟信号，从模块还用于更新从时钟信号与源时钟信号同步，并将从信息添加至所述源数据中，生成从数据，并将从数据发送至主模块。本申请通过获取源时钟信号，根据源时钟信号更新从时钟信号，从而达到时钟信号同步的目的。该方法极大的简化了系统的通信方式，降低了开发和设计的难度。

Description

一种时钟同步系统、方法、电子设备及存储介质

技术领域

本发明涉及时钟同步领域，具体而言，涉及一种时钟同步系统、方法、电子设备及存储介质。

背景技术

随着科学技术的不断发展，可编程逻辑器件被广泛的应用于各种领域，可编程逻辑器件组成的系统可以用于并行计算，其设计和运行都依赖于时钟信号，可编程逻辑器件的每一个信号的变化都和时钟信号密切相关，所以，并行计算的设计难点也在于时钟信号的控制。

现有技术往往通过各种总线协议来调整时钟信号，使各可编程逻辑器件同步，但是，现有总线协议的通信机制相当复杂，极大的增加了开发和设计的难度。

发明内容

本发明的目的在于提供了一种时钟同步系统、方法、电子设备及存储介质，通过简单的通信机制就能实现时钟信号之间的同步。

为了实现上述目的，本发明实施例采用的技术方案如下：

第一方面，一种时钟同步系统，所述系统包括主模块与从模块，所述主模块与所述从模块通信连接；

所述主模块用于生成源数据，并将所述源数据发送至所述从模块，所述源数据包括源信息和源时钟信号；

所述从模块用于接收并解析所述源数据，获取源时钟信号，并更新从时钟信号与源时钟信号同步；

所述从模块还用于将所述从时钟信号替代所述源时钟信号，并将从信息添加至所述源数据中，生成从数据，将所述从数据发送至所述主模块；

其中，所述从时钟信号为所述从模块自身的时钟信号，所述从信息为所述从模块产生的数据信息。

可选的，所述从模块包括中间从模块和末尾从模块，所述主模块与所述中间从模块、末尾从模块逐级通信连接；

所述中间从模块用于接收并解析所述源数据，获取源时钟信号，并更新中间时钟信号与源时钟信号同步；

所述中间从模块还用于将所述中间时钟信号替代所述源时钟信号，并将中间信息添加至所述源数据中，生成中间数据，并发送至所述末尾从模块；

所述末尾从模块用于接收并解析所述中间数据，获取中间时钟信号，并更新末尾时钟信号与中间时钟信号同步；

所述末尾从模块还用于将所述末尾时钟信号替代所述中间时钟信号，并将末尾信息添加至所述中间数据中，生成从数据，并将所述从数据发送至所述中间从模块；

所述中间从模块还用于接收所述从数据，并将所述从数据发送至所述主模块；

其中，所述中间时钟信号为所述中间从模块自身的时钟信号，所述末尾时钟信号为所述末尾从模块自身的时钟信号，所述中间信息为所述中间从模块产生的数据信息，所述末尾信息为所述末尾从模块产生的数据信息。

可选的，所述中间从模块至少为两个，所述主模块、所述中间从模块以及所述末尾从模块逐级通信连接，各所述中间模块之间逐级通信连接。

可选的，所述中间从模块包括第一接收端口、第一输出端口、第一存储器、处理器、第二接收端口、第二存储器以及第二输出端口；

所述第一接收端口、所述第一存储器、所述处理器以及所述第一输出端口依次连接；所述第二接收端口、所述第二存储器以及所述第二输出端口依次连接；所述第一接收端口与所述主模块的输出端通信连接；所述第一输出端口与所述末尾从模块的接收端通信连接；所述第二接收端口与所述末尾从模块的输出端通信连接；所述第二输出端口与所述主模块的接收端通信连接。

所述第一接收端口用于接收所述源数据；所述第一存储器用于存储所述源数据；所述处理器用于解析所述源数据，获取源时钟信号，根据所述源时钟信号，更新中间时钟信号与所述源时钟信号同步，将所述中间时钟信号替代所述源时钟信号，产生中间信息，并将所述中间信息添加至所述源数据中，生成中间数据；所述第一输出端口用于将所述中间数据传输至所述末尾从模块；所述第二接收端口用于接收所述从数据；所述第二存储器用于存储所述从数据；所述第二输出端口用于将所述从数据传输至所述主模块。

可选的，所述末尾从模块包括第一接收端口、第一存储器、处理器以及第二输出端口；

所述第一接收端口、所述第一存储器、所述处理器、所述第二输出端依次连接；所述第一接收端口与所述中间从模块的第一输出端口通信连接；所述第二输出端口与所述中间从模块的第二接收端口通信连接；

所述第一接收端口用于接收所述中间数据；所述第一存储器用于存储所述中间数据；所述处理器用于解析所述中间数据，获取中间时钟信号，根据所述中间时钟信号，更新末尾时钟信号与所述中间时钟信号同步，将所述末尾时钟信号替代所述中间时钟信号，产生末尾信息，并将末尾信息添加至所述中间数据中，生成从数据；所述第二输出端口用于将所述从数据发送至所述中间从模块。

可选的，所述主模块和所述从模块为FPGA可编程逻辑器件或CPLD复杂可编程逻辑器件。

可选的，所述主模块与所述从模块通过物理介质总线通信连接。

第二方面，一种时钟同步方法，应用于时钟同步系统的从模块，所述时钟同步系统还包括主模块，所述主模块与所述从模块逐级通信连接，所述方法包括：

接收所述主模块发送的源数据，所述源数据包括源信息和源时钟信号；

解析所述源数据，获取源时钟信号；

更新从时钟信号与源时钟信号同步；

将所述从时钟信号替代所述源时钟信号，并将从信息添加至所述源数据中，生成从数据，并将所述从数据发送至所述主模块；

其中，所述从时钟信号为所述从模块自身的时钟信号，所述从信息为所述从模块产生的数据信息。

第三方面，一种电子设备，所述的时钟同步系统。

第四方面，一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现所述时钟同步方法的步骤。

相对于现有技术，本发明具有以下有益效果：

本申请提供了一种时钟同步系统，该系统包括主模块与从模块，主模块与从模块逐级通信连接，主模块用于生成源数据，并将源数据发送至从模块，源数据包括源信息和源时钟信号，从模块用于接收解析源数据，获取源时钟信号，从模块还用于更新从时钟信号与源时钟信号同步，并将从信息添加至源数据中，生成从数据，并将从数据发送至主模块。本申请通过获取源时钟信号，根据源时钟信号更新从时钟信号，从而达到时钟信号同步的目的。该方法极大的简化了总线协议的通信机制，降低了开发和设计的难度。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的时钟同步系统结构框图之一；

图2为本发明实施例提供的时钟同步系统结构框图之二；

图3为本发明实施例提供的时钟同步系统结构框图之三；

图4为本发明实施例提供的中间从模块的结构图；

图5为本发明实施例提供的末尾从模块的结构图；

图6为本发明实施例提供的时钟同步方法流程图。

图标：100-时钟同步系统。

具体实施方式

正如背景技术中所记载的现有技术往往通过各种总线协议来调整时钟信号，使其同步，但是，现有总线协议的通信机制相当复杂，极大的增加了开发和设计的难度。

针对现有技术所存在的问题，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在发明过程中做出的贡献。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

术语“包括”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

下面结合附图，对本发明的一些实施方式作详细说明。需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。

请结合参阅图1，本发明实施例提供了一种时钟同步系统100，通过简单的通信机制便可以实现各模块之间时钟信号的同步。该系统包括主模块与从模块，主模块与从模块通信连接。

主模块用于生成源数据，并将源数据发送至从模块，源数据包括源信息和源时钟信号。

从模块用于接收并解析源数据，从而获得源时钟信号，并更新从时钟信号与源时钟信号同步。

从模块还用于将从时钟信号替代源数据中的源时钟信号，并将从信息添加至源数据中，生成从数据，将从数据发送至主模块。

其中，从时钟信号为从模块自身产生的时钟信号，从信息为从模块产生的数据信息。

在可编程逻辑器系统中，各个模块都配备有独立的晶振用于提供时钟信号，各个模块通过自身的处理器对数据进行处理，当各个模块之间的时钟信号与数据处理同步时，便可以实现各模块之间的并行计算，由此可见，并行计算的核心点在于时钟信号的同步。

在本实施例中，主模块将带有源信息与源时钟信号的源数据发送至从模块，从模块解析源数据从而获取到主模块的源时钟信号，并且调整自身产生的时钟信号与源时钟信号同步，将从模块自身产生的时钟信号替代掉源数据中的源时钟信号，并将从模块自身产生的从信息添加至源数据中，生成从数据，并将从数据发送至主模块，可见，此时的从数据中包括了主模块的源信息、从模块的从信息以及从模块的从时钟信号。并且，主模块与从模块的时钟信号是完全同步的，从而实现了各模块之间的并行计算。

本实施提供的时钟同步系统100，在保证各模块时钟信号同步的基础上，避免了复杂的总线协议设计，通信机制简单，极大的降低了系统的开发和设计难度。

值得注意的是，本实施例用从时钟信号替代源时钟信号，可以避免时钟信号衰减的问题以及噪声问题。

在一种可能的实施方式中，请结合参阅图2，从模块包括中间从模块和末尾从模块，主模块与中间从模块、末尾从模块逐级通信连接。

中间从模块用于接收并解析源数据，获取源时钟信号，并更新中间时钟信号与源时钟信号同步。

中间从模块还用于将同步后的中间时钟信号替代源时钟信号，并将自身产生的中间信息添加至源数据中，生成中间数据，并发送至末尾从模块。

末尾从模块用于接收并解析中间数据，获取中间时钟信号，并更新末尾时钟信号与中间时钟信号同步。

末尾从模块还用于将更新后的末尾时钟信号替代中间时钟信号，并将末尾信息添加至中间数据中，生成从数据，并将从数据发送至中间从模块。

中间从模块还用于接收从数据，并将从数据发送至主模块。

在本实施方式中，中间从模块的中间时钟信号以主模块的源时钟信号为基准进行更新，末尾从模块的末尾时钟信号以中间从模块的中间时钟信号为基准进行更新，通过后一模块以前一模块的时钟信号为基准进行更新，在避免时钟信号衰减问题以及噪声问题的同时，实现了主模块、中间从模块以及末尾从模块的时钟信号完全同步，并且，该方法机制简单，可以有效降低开发和设计的难度。

在另外一种可能的实施方式中，请结合参阅图3，中间从模块至少为两个，主模块、中间从模块以及末尾从模块逐级通信连接，并且各中间从模块之间也逐级通信连接。

在本实施方式中，各个模块逐级通信连接，并且依次以上一模块的时钟信号为基准进行本模块时钟信号的更新，并将本模块产生的信息添加至前一模块产生的信息中，从而实现了各模块间时钟信号的同步。并且，所谓源数据是指上一模块提供的数据，包括上一模块的时钟信号与上一模块中的其他信息，例如，当只有主模块与从模块时，从模块接收的源数据即为主模块提供的信息与时钟信号，而当有多个模块连接时，下一模块接收到的源数据就为上一模块提供的信息与时钟信号。

请结合参阅图4，图4为本实施例提供的中间从模块的结构图，中间从模块包括第一接收端口、第一输出端口、第一存储器、处理器、第二接收端口第二存储器以及第二输出端口。

第一接收端口、第一存储器、处理器以及第一输出端口依次连接，第二接收端口、第二存储器以及第二输出端口依次连接，第一接收端口与主模块的输出端通信连接，第一输出端口与末尾从模块的接收端通信连接，第二接收端口与末尾从模块的输出端通信连接，第二输出端口与主模块的接收端通信连接。

第一接收端口用于接收源数据；

第一存储器用于存储源数据；

处理器用于解析源数据，获取源时钟信号，根据源时钟信号，更新中间时钟信号与源时钟信号同步，将中间时钟信号替代源时钟信号，产生中间信息，并将中间信息添加至源数据中，生成中间数据；

第一输出端口用于将中间数据传输至末尾从模块；

第二接收端口用于接收从数据；

第二存储器用于存储从数据；

第二输出端口用于将从数据传输至主模块。

需要注意的是，在本实施方式中，处理器可以对第二存储器存储的从数据进行处理，也可以不进行任何处理，从而直接通过第二输出端口将从数据传输至主模块。

请结合参阅图5，图5为本发明实施例提供的末尾从模块的结构图，末尾从模块包括第一接收端口、第一存储器、处理器、以及第二输出端口。

第一接收端口、第一存储器、处理器、第二输出端依次连接；第一接收端口与中间从模块的第一输出端口通信连接；第二输出端口与中间从模块的第二接收端口通信连接。

第一接收端口用于接收中间数据。

第一存储器用于存储中间数据。

处理器用于解析中间数据，获取中间时钟信号，根据中间时钟信号，更新末尾时钟信号与中间时钟信号同步，将末尾时钟信号替代中间时钟信号，产生末尾信息，并将末尾信息添加至中间数据中，生成从数据。

第二输出端口用于将从数据发送至中间从模块。

需要注意的是，处理器可以对第二存储器存储的从数据进行处理，也可以不进行任何处理，从而直接通过第二输出端口传输至主模块。

请继续参阅图5，为了保证各个模块结构上的一致性，提高系统的可扩展性，末尾从模块还可以包括第一输出端口、第二接收端口以及第二存储器，第二接收端口与第二存储器连接，第一输出端口与第二接受端口空置。

结合图4和图5可知，本实施中，中间从模块与末尾从模块的硬件结构是一样的，二者的区别仅仅在于连接关系的不同，并且，当只有一个从模块与主模块通信连接时，该从模块的结构与连接关系应当与末尾从模块的结构与连接关系一致。也就是说，在具体的协同系统中，仅仅需要改变中间从模块的连接关系便可以将其作为末尾从模块来使用，这种结构相同但连接关系不同的设计，极大的增强了整个系统的可扩展性。

可选的，本实施例中的主模块和从模块为FPGA可编程逻辑器件或CPLD复杂可编程逻辑器件。

需要明白的是，中间从模块与末尾从模块也为FPGA可编程逻辑器件或CPLD复杂可编程逻辑器件。

在一种可选的实施方式中，本示例中的各模块通过物理介质总线通信连接。

具体的，物理介质总线可以是带隔离介质的物理介质总线，包括但不限于双绞线，光纤以及同轴线缆等。

需要说明的是，上述实施例中的链式拓扑结构只是实施方式的一种，本申请还可以是其他的拓扑结构。

请结合参阅图6，本申请还提供了一种时钟同步方法，应用于时钟同步系统100的从模块，该时钟同步系统100还包括主模块，主模块与从模块逐级通信连接，方法包括：

S101：接收主模块发送的源数据。

S102：解析源数据，获取源时钟信号。

S103：更新从时钟信号与源时钟信号同步。

S104：将从时钟信号替代源时钟信号，并将从信息添加至源数据中，生成从数据。

S105：将从数据发送至主模块。

其中，源数据包括源信息和源时钟信号，从时钟信号为从模块自身的时钟信号，从信息为从模块产生的数据信息。

本申请实施例还提供了一种电子设备，该设备包括时钟同步系统100。

本申请实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现时钟同步方法的步骤。

下面以FPGA系统为例，对本实施例进行示例性说明。

一种FPGA协同系统，该系统包括一个主FPGA模块(以下简称主模块)和多个FPGA从模块(以下简称从模块)，主模块与多个从模块通过双绞线等方式逐级通信连接起来，形成一种链式的拓扑结构。具体来讲，多个从模块又分为多个中间从模块和一个末尾从模块。

主模块产生源数据，源数据包括源时钟信号与主模块自身产生的源信息，源数据通过双绞线传递至1号中间从模块，1号中间从模块接收到源数据后，会解析源数据并获得其中的源时钟信号，根据源时钟信号更新自己产生的时钟信号，并将自己产生的时钟信号替代源数据中的源时钟信号，1号中间从模块还将自己产生的信息添加至源数据中，并下发到2号中间从模块，2号中间从模块执行与1号中间从模块相同的操作后，下发至下一模块，直至下发到末尾从模块，末尾从模块接收到对应的数据以后，解析获得上一模块的时钟信号，并更新自己的时钟信号，并替代上一模块的时钟信号，然后将自己产生的信息继续添加至该数据中，生成末尾数据，并将该末尾数据返回至上一模块，然后模块之间逐级传输，直至传输到主模块。

在该FPGA系统中，所有FPGA模块的时钟信号是同步的，而FPGA大量的设计、操作都是基于时钟信号的，这将使得总线协议的复杂程度大大减小，从而增加了设计的灵活性。时钟同步还可以带来传输速率的提升，数据包发送周期可减少到1～2微秒。同时，本实施例采用带隔离介质作为总线的物理介质对FPGA进行拓扑链接，从而达到不同的FPGA模块之间的参考地相互隔离的效果，可以提高系统的抗干扰能力。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种时钟同步系统，其特征在于，所述系统包括主模块与从模块，所述主模块与所述从模块通信连接；

所述主模块用于生成源数据，并将所述源数据发送至所述从模块，所述源数据包括源信息和源时钟信号；

所述从模块用于接收并解析所述源数据，获取源时钟信号，并更新从时钟信号与源时钟信号同步；

所述从模块还用于将所述从时钟信号替代所述源时钟信号，并将从信息添加至所述源数据中，生成从数据，将所述从数据发送至所述主模块；

其中，所述从时钟信号为所述从模块自身的时钟信号，所述从信息为所述从模块产生的数据信息。

2.根据权利要求1所述的时钟同步系统，其特征在于，所述从模块包括中间从模块和末尾从模块，所述主模块与所述中间从模块、末尾从模块逐级通信连接；

所述中间从模块用于接收并解析所述源数据，获取源时钟信号，并更新中间时钟信号与源时钟信号同步，

所述中间从模块还用于将所述中间时钟信号替代所述源时钟信号，并将中间信息添加至所述源数据中，生成中间数据，并发送至所述末尾从模块；

所述末尾从模块用于接收并解析所述中间数据，获取中间时钟信号，并更新末尾时钟信号与中间时钟信号同步；

所述末尾从模块还用于将所述末尾时钟信号替代所述中间时钟信号，并将末尾信息添加至所述中间数据中，生成从数据，并将所述从数据发送至所述中间从模块；

所述中间从模块还用于接收所述从数据，并将所述从数据发送至所述主模块；

其中，所述中间时钟信号为所述中间从模块自身的时钟信号，所述末尾时钟信号为所述末尾从模块自身的时钟信号，所述中间信息为所述中间从模块产生的数据信息，所述末尾信息为所述末尾从模块产生的数据信息。

3.根据权利要求2所述的时钟同步系统，其特征在于，所述中间从模块至少为两个，所述主模块、所述中间从模块以及所述末尾从模块逐级通信连接，各所述中间从模块之间逐级通信连接。

4.根据权利要求2所述的时钟同步系统，其特征在于，所述中间从模块包括第一接收端口、第一输出端口、第一存储器、处理器、第二接收端口、第二存储器以及第二输出端口；

所述第一接收端口、所述第一存储器、所述处理器以及所述第一输出端口依次连接；所述第二接收端口、所述第二存储器以及所述第二输出端口依次连接；所述第一接收端口与所述主模块的输出端通信连接；所述第一输出端口与所述末尾从模块的接收端通信连接；所述第二接收端口与所述末尾从模块的输出端通信连接；所述第二输出端口与所述主模块的接收端通信连接；

所述第一接收端口用于接收所述源数据；所述第一存储器用于存储所述源数据；所述处理器用于解析所述源数据，获取源时钟信号，根据所述源时钟信号，更新中间时钟信号与所述源时钟信号同步，将所述中间时钟信号替代所述源时钟信号，产生中间信息，并将所述中间信息添加至所述源数据中，生成中间数据；所述第一输出端口用于将所述中间数据传输至所述末尾从模块；所述第二接收端口用于接收所述从数据；所述第二存储器用于存储所述从数据；所述第二输出端口用于将所述从数据传输至所述主模块。

5.根据权利要求4所述的时钟同步系统，其特征在于，所述末尾从模块包括第一接收端口、第一存储器、处理器以及第二输出端口；

所述第一接收端口、所述第一存储器、所述处理器、所述第二输出端依次连接；所述第一接收端口与所述中间从模块的第一输出端口通信连接；所述第二输出端口与所述中间从模块的第二接收端口通信连接；

所述第一接收端口用于接收所述中间数据；所述第一存储器用于存储所述中间数据；所述处理器用于解析所述中间数据，获取中间时钟信号，根据所述中间时钟信号，更新末尾时钟信号与所述中间时钟信号同步，将所述末尾时钟信号替代所述中间时钟信号，产生末尾信息，并将末尾信息添加至所述中间数据中，生成从数据；所述第二输出端口用于将所述从数据发送至所述中间从模块。

6.根据权利要求1所述的时钟同步系统，其特征在于，所述主模块和所述从模块为FPGA可编程逻辑器件或CPLD复杂可编程逻辑器件。

7.根据权利要求1所述的时钟同步系统，其特征在于，所述主模块与所述从模块通过物理介质总线通信连接。

8.一种时钟同步方法，其特征在于，应用于时钟同步系统的从模块，所述时钟同步系统还包括主模块，所述主模块与所述从模块通信连接，所述方法包括：

接收所述主模块发送的源数据，所述源数据包括源信息和源时钟信号；

解析所述源数据，获取源时钟信号；

更新从时钟信号与源时钟信号同步；

将所述从时钟信号替代所述源时钟信号，并将从信息添加至所述源数据中，生成从数据，并将所述从数据发送至所述主模块；

其中，所述从时钟信号为所述从模块自身的时钟信号，所述从信息为所述从模块产生的数据信息。

9.一种电子设备，其特征在于，包括权利要求1-7中任一项所述的时钟同步系统。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现权利要求8所述方法的步骤。

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