CN113808640A - 对存储器中的未分配的行地址的处理 - Google Patents

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Abstract

本申请涉及对存储器中的未分配的行地址的处理。公开了半导体装置，所述半导体装置包含用于响应于接收未分配的行地址来减少逻辑电路中的不稳定状态或亚稳状态的电路系统。所述半导体装置可以包含一或多个逻辑电路，所述一或多个逻辑电路被配置成基于所述未分配的行地址调节特定的基于地址的控制信号以减少处理。例如，所述一或多个逻辑电路可以覆盖对所述未分配的行地址的处理以提供与分配的行地址相对应的控制信号，这可以允许所述半导体装置在已知状态下操作，而不是基于未分配的行地址执行操作。

Description

对存储器中的未分配的行地址的处理
技术领域
本公开涉及存储器，并且具体地，涉及对存储器中的未分配的行地址的处理。
背景技术
高数据可靠性、高速存储器存取、低功率和减小的芯片大小是半导体存储器所需要的特征。随着存储器密度增加，可以增加地址位的数量以容纳另外的可寻址存储器单元。然而，在一些存储器系统中，命令和地址总线的宽度可以保持不变，因此可以在多个子部件中通过命令和地址总线连续地提供读取地址。半导体装置可以基于所述读取地址执行存储器存取操作。一些特定的读取地址位组合可以是未分配的或非法的(例如，没有一或多个分配到读取地址的存储器单元)。当半导体装置使用非法读取地址执行存储器存取操作时，一些下游电路系统可以进入未知状态或亚稳状态。当半导体装置的电路系统进入亚稳状态时，从半导体装置提供的数据可能不可靠或不可预测，这可能会导致存储器系统中断。
发明内容
本公开的一方面提供了一种设备，其包括：地址解码器，所述地址解码器被配置成接收与存储器存取操作相对应的行地址，其中所述地址解码器被配置成对所述行地址进行解码以提供经解码行地址；以及区段判断电路，所述区段判断电路被配置成接收所述经解码行地址并且基于所述经解码行地址来确定列分段地址，其中对与所述存储器存取操作相对应的列冗余的确定是基于所述列分段地址，其中所述区段判断电路进一步包括逻辑电路，所述逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使所述列分段地址被覆盖。
本公开的另一方面提供了一种设备，其包括：地址解码器，所述地址解码器被配置成接收与存储器存取操作相对应的行地址，其中所述地址解码器被配置成对所述行地址进行解码以提供经解码行地址；数据缓冲器，所述数据缓冲器被配置成将数据同步地存储在由输入指针指示的第一位置处并且从由输出指针指示的第二位置输出存储的数据；以及行逻辑电路，所述行逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使被配置成控制数据缓冲器的所述输入指针进行调节。
本公开的另一方面提供了一种方法，其包括：在半导体装置处对与用激活命令接收的存储器存取操作相对应的行地址进行解码以提供经解码行地址；基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址；响应于确定所述经解码行地址是分配的行地址基于所述经解码行地址来将列分段地址设定为第一值；响应于确定所述经解码行地址是未分配的行地址来将所述列分段地址设定为第二值；以及基于所述列分段地址为对应的存储器存取操作选择列地址。
本公开的另一方面提供了一种方法，其包括：在半导体装置处对与用激活命令接收的存储器存取操作相对应的行地址进行解码以提供经解码行地址；基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址；响应于存储器存取命令来调节指示用于从所述半导体装置的数据缓冲器输出的输出指针；以及响应于确定所述经解码行地址是未分配的行地址来调节指示用于接收用于在所述数据缓冲器处输入的数据的位置的输入指针。
附图说明
图1展示了根据本公开的实施例的半导体装置的示意性框图。
图2A描绘了根据本公开的实施例的命令解码器200的框图。
图2B描绘了根据本公开的实施例的展示了从图2A的命令解码器200提供ACT CMD信号的示范性时序图201。
图3描绘了根据本公开的实施例的半导体装置300的一部分的框图。
图4描绘了根据本公开的实施例的列分段0解码器400的框图。
图5描绘了根据本公开的实施例的列分段1解码器500的框图。
图6是根据本公开的实施例的600的示意性框图。
图7描绘了根据本公开的实施例的半导体装置的存储器单元阵列700和逻辑电路704的一部分的框图。
图8A描绘了根据本公开的实施例的半导体装置800的一部分的框图。
图8B描绘了根据本公开的实施例的展示了对与图8A的DQ FIFO缓冲器相关联的输入指针和输出指针进行控制的示范性时序图。
具体实施方式
以下阐述了某些细节以提供对本公开的实施例的充分理解。然而，对于本领域的技术人员而言将清楚的是，可以在没有这些特定细节的情况下实践本公开的实施例。此外，本文所描述的本公开的特定实施例是通过举例提供的并且不应当用于将本公开的范围限制到这些特定实施例。
本公开描述了半导体装置，所述半导体装置包含用于响应于接收未分配的行地址来减少逻辑电路中的不稳定状态或亚稳状态的电路系统。未分配的行地址是未分配到存储器阵列中的特定行的存储器单元的地址位值的组合。行地址可以与库地址和列地址组合，以将存储器单元阵列中的特定组的存储器单元作为目标。可以用激活命令ACT接收行地址(和库地址)，并且可以通过读取或写入命令来接收列地址。在一些存储器系统中，ACT命令可以是四周期命令(例如，在4个时钟周期内接收到)，或者可以被认为是两个连续的两周期命令(例如，在前2个时钟周期内接收到ACT-1，然后在后续的2个时钟周期内接收到ACT-2)。在一些应用中，可以用ACT-1命令接收行地址的一部分，并且可以用ACT-2命令接收行地址的一部分。因此，完整的行地址可能在接收到ACT-2命令之前不可用。
通常，当接收到ACT命令和行地址时，可以对行地址进行解码以将经解码行地址连同内部ACT命令一起提供到下游电路系统。当接收到未分配的行地址时，可以阻断内部ACT命令以阻止下游电路系统基于未分配的行地址执行操作。然而，在一些实例中，对未分配的行地址的检测可以取决于用ACT-1命令接收的位(例如，RA16)和用ACT-2命令接收的位(例如，RA17)的相对值。在此类情况下，可以在检测行地址是未分配的之前提供内部ACT命令。因此，半导体装置可能无法阻止基于未分配的行地址执行一些操作。在一些实例中，下游电路系统基于未分配的行地址执行操作可能会使下游电路系统进入未知状态或亚稳状态。当半导体装置的电路系统进入亚稳状态时，半导体装置的操作可能不可靠或不可预测，这可能会导致半导体装置或安装的存储器系统的操作中断。
因此，所述半导体装置可以包含一或多个逻辑电路，所述一或多个逻辑电路被配置成基于所述未分配的行地址调节特定的基于地址的控制信号以减少处理。例如，所述一或多个逻辑电路可以覆盖所述未分配的行地址的处理以提供与分配的行地址相对应的控制信号，这可以允许所述半导体装置在已知状态下操作(例如，与基于未分配的行地址执行操作相比)。也就是说，对基于地址的控制信号的调节可以不一定旨在将未分配的行地址“纠正”为特定目标或分配的地址。相反，作为实例，意图可以是阻止半导体装置的电路系统试图确定列地址是否冗余和/或提供以激活存储器单元阵列中的未定义的列为目标的未知列地址。此类操作可能会导致半导体装置进入未知状态或亚稳状态。在一些实例中，可以基于行地址的两位的相对值来检测未分配的行地址。在一些实例中，所述两位可以包含用ACT-1命令接收的一位和用ACT-2命令接收的一位。所述一或多个逻辑电路可以在行地址的所述两位之间执行逐位比较以提供未分配的行地址信号。在一些实例中，所述两位包含行地址位RA16和RA17。
在一些实例中，所述一或多个逻辑电路可以包含在地址逻辑电路系统中，所述地址逻辑电路系统被配置成标识目标列和目标列区段或段，如区段判断电路和/或列逻辑电路。响应于检测到未分配的行地址，所述一或多个逻辑电路可以使地址逻辑电路系统覆盖基于列的控制信号。可以将基于列的控制信号提供到列解码器电路系统。例如，通常，区段判断电路可以被配置成基于行地址的特定位(例如，通过一或多个解码器电路)确定存储器单元阵列的目标列分段并且提供指示存储器阵列的目标列分段的列分段地址。
然而，在区段判断电路的解码器逻辑中，行地址的特定位的一些位组合可以是未定义的或未分配的。因此，当区段判断电路试图基于未定义的位组合确定列分段地址时，区段判断的输出可能是不可预测的或亚稳的。因此，区段判断电路可以进一步包含所述一或多个逻辑电路，所述一或多个逻辑电路被配置成确定行地址是否是未分配的行地址，并且响应于确定行地址是未分配的行地址来使解码器电路中的一或多个解码器电路用与有效的或指定的列分段地址相对应的特定值覆盖列分段地址的对应位。所述一或多个逻辑电路可以各自在行地址的两位之间执行逻辑逐位(例如，与逻辑)比较以检测行地址是否是未分配的。在一些实例中，所述两位包含行地址位RA16和RA17。如先前所描述的，可以在不同时间在半导体装置处接收所述两位，如用ACT-1命令接收的第一位和用ACT-2命令接收的第二位。如此，所述一或多个逻辑电路可以通过尝试激活未定义的列来阻止半导体装置进入亚稳状态。
作为针对基于未分配的行地址执行操作的另外的预防措施，半导体装置可以包含用于禁用存储器单元阵列上的列选择操作的逻辑电路。例如，可以将存储器阵列分为部分或侧，并且所述部分或侧可以通过相应的阵列侧启用信号独立地启用。命令解码器(例如，通过模式寄存器)可以提供阵列侧启用信号，以指示存储器单元阵列的一侧(例如，X8配置)或两侧(例如，X16配置)是否被启用。列逻辑电路可以被配置成启用列选择操作，以促进在存储器存取操作期间基于阵列侧启用信号激活存储器单元阵列的一侧或两侧上的一列。然而，为了减少在接收到未分配的行地址时的不可预测行为，列逻辑电路系统可以进一步包含逻辑电路，所述逻辑电路响应于检测到非法行地址来覆盖阵列侧启用信号以禁用存储器阵列的两侧，从而防止在存储器单元阵列内激活任何列。逻辑电路可以在行地址的两位之间执行逻辑逐位(例如，与逻辑)比较以检测行地址是否是未分配的。在一些实例中，所述两位包含行地址位RA16和RA17。如先前所描述的，可以在不同时间在半导体装置处接收所述两位，如用ACT-1命令接收的第一位和用ACT-2命令接收的第二位。如此，所述一或多个逻辑电路可以通过尝试激活未定义的列来阻止半导体装置进入亚稳状态。
另外，执行读取操作，数据端子(DQ)先进先出(FIFO)缓冲器可以用于在通过数据端子DQ将读取数据传输到数据总线之前临时存储所述读取数据。可以通过用于分别指示当前的输入存储位置和输出存储位置的输入指针和输出指针来控制DQ FIFO缓冲器的操作。DQ FIFO缓冲器可以是被配置成同时更新输入指针和输出指针的同步缓冲器。因此，在正常读取操作期间，同时调节(例如，递增或递减)输入和输出指针两者以在写入和读取数据时对下一个存取操作保持同步。可以基于列启用信号调节输入指针。可以响应于内部ACT信号和行选择信号来设置列启用信号。
然而，当未分配行地址时，行选择信号可以保持清除；阻止列启用信号被设置，这可以阻止输入指针被调节。可以响应于来自命令解码器的读取命令来调节输出指针。因此，可以独立于关于行地址是否是未分配的确定而调节输出指针。在调节输出指针而没有调节输入指针时，输入指针与输出指针之间的关系可能不同步，这可能会导致无法标识存储在DQ FIFO缓冲器中的数据的适当位置。因此，半导体装置可以进一步包含逻辑电路，所述逻辑电路被配置成当通过覆盖行选择信号来检测未分配的读取地址时使输入指针进行调节。逻辑电路可以在行地址的两位之间执行逻辑逐位(例如，与逻辑)比较以检测行地址是否是未分配的。在一些实例中，所述两位包含行地址位RA16和RA17。如先前所描述的，可以在不同时间在半导体装置处接收所述两位，如用ACT-1命令接收的第一位和用ACT-2命令接收的第二位。
图1展示了根据本公开的实施例的半导体装置100的示意性框图。半导体装置100包含存储器管芯。存储器管芯可以包含命令/地址输入电路102、地址解码器104、命令解码器106、时钟输入电路112、内部时钟发生器114、行逻辑电路130、区段判断电路140、列地址冗余控制电路142、列逻辑电路144、行解码器108、列解码器110、等待时间计数器150、存储器单元阵列118、读取/写入放大器120、IO电路122、DQ FIFO缓冲器160以及电力电路190。
在一些实施例中，半导体装置100可以包含但不限于例如集成到单个半导体芯片中的动态随机存取存储器(DRAM)装置，如双倍数据速率(DDR)DDR4、DDR5、低功率(LP)DDR。可以将管芯安装在外部衬底例如存储器模块衬底、母板等上。半导体装置100可以进一步包含存储器单元阵列118。存储器单元阵列118包含多个库，每个库包含多条字线WL、多条位线BL(例如，数位线、存取线、数据I/O线等)和布置在所述多条字线WL和所述多条位线BL的交叉点处的多个存储器单元MC。对字线WL的选择由行解码器108执行，而对位线BL(连同列选择信号CS一起)的选择由列解码器110执行。读出放大器SAMP定位于其对应的位线BL附近并且基于CS信号连接到至少一条相应的本地I/O线，所述I/O线进而通过用作开关的传输门TG耦接到至少两个主I/O线对中的相应主I/O线对。
在一些实施例中，存储器单元阵列118可以包含具有相应的数位线和存储器单元的存储器阵列垫(memory array mat)。存储器阵列垫可以由控制电路系统区分开，所述控制电路系统区包含连接到相邻存储器阵列垫的相应子集(例如，偶数或奇数)位线的读出放大器SAMP，以在对应的存储器单元上执行读出操作。
半导体装置100可以采用多个外部端子，所述多个外部端子包含耦接到命令/地址(C/A)总线的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM、电源端子VDD、VSS。
可以通过命令/地址总线110从外部为命令/地址端子供应地址信号和库地址信号。向地址端子供应的地址信号和库地址信号通过命令/地址输入电路102传送到地址解码器104。地址解码器104接收地址信号并对地址信号进行解码，以提供经解码地址信号ADD。ADD信号包含经解码行地址RA信号和经解码列地址CA信号。通过列地址冗余的控制电路142将经解码RA信号提供到行解码器108并且将经解码CA信号提供给列解码器110。地址解码器104可以被配置成确定是否分配了行地址，并且可以响应于确定分配了行地址来启用行选择信号RS。否则，地址解码器104可以禁用RS信号。地址解码器104还接收库地址信号并且向行解码器108和/或列解码器110提供库地址信号。
可以进一步从外部例如从存储器控制器为命令/地址端子供应命令信号。命令信号可以通过C/A总线经由命令/地址输入电路102提供到命令解码器106。命令解码器106对命令信号进行解码以生成各种内部命令/信号，所述内部命令/信号包含ACT命令信号(例如，具有行地址)、用于选择列和/或字线的读取命令信号RD或写入命令信号(例如，具有列地址)以及用于选择位线的列命令信号Read/Write，如读取命令或写入命令等。行逻辑电路130可以接收来自列解码器106的ACT命令以及来自地址解码器104的经解码RA信号和RS信号，并且可以响应于经解码RA信号和RS信号来提供列启用信号CE和ACT状态信号IACT。
区段判断电路140可以确定列分段地址(例如，来自区段判断电路140的列分段0/1信号)，并且列地址冗余的控制电路142可以基于列分段0/1信号、读取命令RD、CA熔丝数据CAFD信号确定经解码CA信号是否已经被冗余的CA RedCA替代。列逻辑144可以被配置成接收存储器阵列P和M侧启用信号PEnD和MEnD(例如，指示存储器单元阵列118的一侧(例如，X8配置)或两侧(例如，X16配置)是否已被启用、RD命令、CE信号和经解码RA信号。可以从命令解码器106的模式寄存器(未示出)提供PEn信号和MEn信号。列逻辑144可以被配置成分别基于RA信号以及PEn信号和MEn信号向列解码器110提供PEnD和MEnD。列逻辑144可以被进一步配置成基于RD信号和CE信号向列解码器110提供列选择启用信号CYE，以及列读取激活向上和向下信号CRACTU/D。
因此，当发出读取命令并且及时向RA和CA供应读取命令时，从存储器单元阵列118中由这些行地址和列地址指定的存储器单元中读取读出数据。读取数据DQ通过读取/写入放大器120和IO电路122从数据端子DQ(数据)、DQS(数据选通)和DM(数据掩码)输出到外部。类似地，当发出写入命令并且及时向行地址和列地址供应此命令并且然后将写入数据供应到数据端子DQ、DQS、DM时，写入数据由IO电路122中的数据接收器接收并且通过IO电路122和读取/写入放大器120供应到存储器单元阵列118并且写入由行地址和列地址指定的存储器单元中。
在一些实例中，可以响应于通过在半导体装置100处的C/A总线来接收激活命令ACT连同行地址(例如，以及库地址)一起来启动存储器存取操作(例如，读取、写入、刷新等)。半导体装置100可以随后用对应的读取RD、写入等命令接收列地址。在一些实例中，可以在多个时钟周期内(例如，通过两个两周期ACT-1和ACT-2命令的组合)接收完整的ACT命令，其中RA的一部分是跨所述多个时钟周期接收的。例如，可以用ACT-1命令接收接收行地址的第一部分，而可以用ACT-2命令接收行地址的第二部分。RA可以与库地址(未示出)和CA组合，以将存储器单元阵列118的特定组的存储器单元作为目标。在一些实例中，可以将RA设置为未分配的行地址。未分配的行地址是未分配到存储器单元阵列118中的特定行的存储器单元的地址位值的组合。
通常，在接收到ACT命令和RA时，地址解码器104可以对RA进行解码并将RA提供到下游电路系统，并且命令解码器106可以提供内部ACT命令。当接收到未分配的行地址时，可以阻断内部ACT命令以阻止下游电路系统(例如，行逻辑电路130、区段判断电路140、列地址冗余的控制电路142、列逻辑144等)基于未分配的行地址执行操作。然而，在一些实例中，对未分配的行地址的检测可以取决于用ACT-1命令接收的位(例如，RA16)和用ACT-2命令接收的位(例如，RA17)的相对值。在此类情况下，可以在检测到行地址是未分配的并且被阻断之前提供来自命令解码器的内部ACT命令。因此，半导体装置100可能无法阻止基于未分配的行地址执行一些操作。在一些实例中，下游电路系统基于未分配的行地址执行操作可能会使下游电路系统进入未知状态或亚稳状态。当半导体装置100的电路系统进入亚稳状态时，半导体装置的操作可能不可靠或不可预测，这可能会导致半导体装置100或安装的存储器系统的操作中断。
例如，可以将未分配的RA提供到区段判断电路140，并且区段判断电路140的解码器可以基于来自未分配的RA的位值的未定义组合来确定列分段0/1信号。位值的未定义组合可能会导致将列分段0/1信号设置为未定义位值的组合，这可能会使列地址冗余的控制电路142在亚稳状态下操作。为了防止区段判断电路140和列地址冗余的控制电路142的亚稳状态，区段判断电路140可以包含一或多个逻辑电路，所述一或多个逻辑电路被配置成响应于检测到未分配的RA信号来调节列分段0/1信号以指示分配的列分段。因为提供到列地址冗余的控制电路142的列分段0/1信号对应于分配的列分段，所以列地址冗余的控制电路142可以避免进入亚稳状态。由所述一或多个逻辑电路引起的分配的列分段0/1信号可能不旨在将未分配的列分段0/1信号“纠正”为具体的分配的位组合。相反，由所述一或多个逻辑电路引起的对列分段0/1信号的调节可能旨在允许将列地址冗余的控制电路142的电路系统保持处于已知状态或可预测状态。逻辑电路可以被配置成基于经解码RA信号的两位的相对值来检测RA是否是未分配的行地址。在一些实例中，所述两位可以包含用ACT-1命令接收的一位(例如，RA16)和用ACT-2命令接收的一位(例如，RA17)。所述一或多个逻辑电路可以在行地址的所述两位之间执行逐位比较。
另外，列逻辑144可以被配置成通过禁用存储器单元阵列118来禁用存储器单元阵列118上的列选择操作。可以将存储器单元阵列118分为M侧和P侧，所述M侧和P侧可以通过MEnD信号和PEnD信号独立地启用。列逻辑144可以提供信号，所述信号基于存储器单元阵列118的M侧和/或P侧是否被启用来通过列解码器110启用在M侧和P侧中的一者或两者上进行的列选择操作。在一些实例中，列逻辑144可以基于MEn信号和PEn信号连同逻辑电路一起提供MEnD信号和PEnD信号，所述逻辑电路被配置成在被设置时覆盖MEn信号和PEn信号，以禁用存储器单元阵列118的两侧以免执行列选择操作。逻辑电路可以在行地址的两位之间执行逻辑逐位(例如，与逻辑)比较以检测行地址是否是未分配的。在一些实例中，所述两位包含行地址位RA16和RA17。如先前所描述的，可以在不同时间在半导体装置处接收所述两位，如用ACT-1命令接收的第一位和用ACT-2命令接收的第二位。
另外，执行读取操作，DQ FIFO缓冲器160可以用于在通过数据端子DQ将读取数据传输到数据总线之前临时存储所述读取数据。可以通过用于分别指示当前的输入存储位置和输出存储位置的输入IN指针和输出OUT指针来控制DQ FIFO缓冲器160的操作。DQ FIFO缓冲器160可以是被配置成同时更新IN指针和OUT指针的同步缓冲器。因此，在正常读取操作期间，同时调节(例如，递增或递减)IN指针和OUT指针两者以在写入和读取数据时对下一个存取操作保持同步。可以基于来自行逻辑电路130的CE信号调节IN指针。可以响应于ACT命令和RS信号来设置CE信号。
然而，当未分配行地址时，RS信号可以保持清除；阻止CE信号被设置，这可以阻止IN指针被调节。可以响应于来自命令解码器的RD命令来调节OUT指针，所述命令根据等待时间计数器150延迟。因此，可以独立于关于RA是否是未分配的确定而调节OUT指针。在调节OUT指针而没有调节IN指针时，IN指针与OUT指针之间的关系可能不同步，这可能会导致无法标识存储在DQ FIFO缓冲器160中的数据的适当位置。因此，行逻辑电路130可以进一步包含逻辑电路，所述逻辑电路被配置成在检测到未分配的RA时使CE信号被定(例如，覆盖RS信号)。因为设置CE信号，所以列逻辑144可以被配置成调节IN指针。逻辑电路可以在行地址的两位之间执行逻辑逐位(例如，与逻辑)比较以检测行地址是否是未分配的。在一些实例中，所述两位包含行地址位RA16和RA17。如先前所描述的，可以在不同时间在半导体装置处接收所述两位，如用ACT-1命令接收的第一位和用ACT-2命令接收的第二位。
转向解释包含在半导体装置100中的外部端子，分别为时钟端子CK和/CK供应外部时钟信号和互补的外部时钟信号。可以将外部时钟信号(包含互补的外部时钟信号)供应到时钟输入电路112。时钟输入电路112可以接收外部时钟信号以生成内部时钟信号ICLK。将内部时钟信号ICLK供应到内部时钟发生器114，并且因此基于接收的内部时钟信号ICLK生成相位控制的内部时钟信号LCLK。尽管不限于此，但是延迟锁定回路(DLL)电路、占空比纠正(DCC)电路或其组合可以用作内部时钟发生器114。可以将相位控制的内部时钟信号LCLK用作用于确定读取数据的输出定时的定时信号。
为电源端子供应电源电位VDD和VSS。将这些电源电位VDD2和VSS供应到电力电路190。电力电路190基于电源电位VDD2和VSS生成各种内部电位VKK、VARY、VPERI等。内部电位VKK主要用于行解码器108中，内部电位VARY主要用于包含在存储器单元阵列118中的读出放大器中，并且内部电位VPERI用于许多其它电路块中。
还可以为电源端子供应电源电位VDDQ和VSSQ。将这些电源电位VDDQ和VSSQ供应到IO电路122。电源电位VDDQ和VSSQ通常是分别与电源电位VDD2和VSS相同的电位。然而，将专用电源电位VDDQ和VSSQ用于IO电路122，使得由IO电路122生成的电源噪声不会传播到其它电路块。
图2A描绘了根据本公开的实施例的命令解码器200的框图。图2B描绘了根据本公开的实施例的展示了从图2A的命令解码器200提供ACT CMD信号的示范性时序图201。命令解码器可以包含Act2控制电路210、与门220、RA17解码器电路230、RA16解码器电路240和与非门250。图1的命令解码器106可以实施命令解码器200。
Act2控制电路210基于接收到通过命令和地址总线(例如，图1的CA总线)接收的ACT-1命令来接收Act1信号。响应于Act1命令，RA16解码器电路240可以从CA总线接收行地址位16RA16并将所述行地址位提供到与非门250。响应于内部时钟信号ICLK，Act2控制电路210可以基于接收到Act1命令后的预定时间量提供Act2。Act2命令可以对应于接收通过命令地址接收的ACT-2命令。响应于Act2命令，RA17解码器电路230可以从CA总线接收行地址位17RA17并将所述行地址位提供到与非门250。与非门250可以被配置成基于行地址的RA16位和RA17位的相对值检测接收的行地址是否是未分配的行地址。因此，与非门250可以在RA16信号与RA17信号之间执行逻辑与非逐位比较，以提供有效的低ACT阻断信号。例如，当RA16位和RA17位两者均具有第一(例如，高或设置的)逻辑值时，ACTBlockF信号可以被设置为第二(例如，低或清除的)逻辑值。否则，ACTBlockF可以被设置为第一逻辑值。
与门220可以基于Act2信号与ACTBlockF信号之间的逐位逻辑与比较来提供ACTCMD信号。然而，由于RA17解码器电路230被配置成响应于Act2信号来确定RA17信号，与门220可以在确定行地址是否是未分配的行地址之前，通过RA17解码器电路230、RA16解码器电路240和与非门250在输出处提供ACT CMD。因此，与未分配的行地址相对应的ACT CMD可以在其可能被与非门250阻断之前从与门220输出。
如先前所述，图2B的时序图201描绘了命令解码器200响应于接收未分配的行地址的操作，所述接收未分配的行地址可以由具有第一逻辑值的RA16信号和RA17信号两者指示。参考图2A和2B，在时间T1之前，与非门250被配置成基于两者均具有第二逻辑值的RA16信号和RA17信号将ACTBlockF信号设置为第一逻辑值。同样在时间T1之前，可以接收外部ACT-1命令连同包含位RA16的行地址的一部分。在时间T1处，Act1信号可以响应于ACT-1命令和ICLK信号来转变为第一逻辑值。在时间T2处，RA16解码器电路240可以基于接收的行地址并且响应于Act1信号来将RA16信号转变为第一逻辑值。
在时间T2与T3之间，可以接收外部ACT-2命令连同包含位RA17的行地址的一部分。在时间T3处，Act2控制电路210可以响应于ACT-2命令和ICLK信号来使Act2信号转变为第一逻辑值。在时间T4处，与门220可以基于具有第一逻辑值的Act2信号和具有高逻辑值的ACTBlockF信号来提供ACT CMD。在时间T5处，RA17解码器电路230可以基于接收的行地址并且响应于Act2信号来将RA17信号转变为第一逻辑值。在时间T6处，响应于均具有第一逻辑值的RA16和RA17信号两者，与非门250可以将ACTBlockF信号转变为第二逻辑值。响应于将ACTBlockF信号转变为第二逻辑值，与门220可以将ACT CMD信号转变为第二逻辑值。因此，如时序图201所示，可以在检测到未分配的行地址之前，从命令解码器200提供ACT CMD信号，这可能使下游电路系统在亚稳状态下操作。
申请人注意到，时序图201是示范性的，并且信号转变之间的相对定时不旨在是按比例的。在不脱离本公开的范围的情况下，可以实施不同的相对定时关系。
图3展示了根据本公开的实施例的半导体装置300的一部分的框图。半导体装置300包含耦接到列冗余检测电路342的区段判断电路340。图1的半导体装置100可以实施半导体装置300。
区段判断电路340可以包含耦接到解码器电路344的逻辑器电路341。逻辑电路341可以被配置成在行地址RA信号RA16与RA17之间执行逐位与逻辑比较，以提供未分配的RA信号UARA。当RA16和RA17信号两者均被设置时，可以设置UARA信号(例如，第一或高逻辑值)。否则，UARA信号可以被清除(例如，第二或低逻辑值)。
解码器电路344可以被配置成接收UARA信号、RA信号RA13、RA15、RA16和RA17以及区段位SEC<6:0>。SEC<6:0>位可以基于RA信号RA12-RA0。解码器电路344可以被配置成基于接收的信号提供列分段0信号ColSeg0<1:0>和列分段1信号ColSeg1<6:0>。在一些实例中，解码器电路344可以包含ColSeg0<1:0>和ColSeg1<6:0>信号中的每个信号的相应解码器电路(例如，9个解码器电路)。
列冗余检测电路342可以被配置成接收ColSeg0<1:0>和ColSeg1<6:0>信号、列地址熔丝数据CAFD和列地址CA。列冗余检测电路342可以被配置成基于ColSeg0<1:0>和ColSeg1<6:0>信号以及CAFD来确定CA是否已经被冗余的CA替代。响应于确定CA已经被冗余的CA替代，列冗余检测电路342可以设置列冗余的命中信号。否则，列冗余的命中信号可以被清除。可以响应于列冗余的命中信号被设置来选择冗余的CA(例如，图1的RedCA)。
在操作中，在存储器存取操作期间，在半导体装置300内发生一系列操作，其中后面的操作有时依赖于所述系列中先前操作的信息。在一些实例中，可以用ACT命令跨多个时钟周期接收RA的一部分。例如，在一些实例中，可以在RA17之前接收RA13、RA15和RA16。在一些实例中，在设置RA17和RA16两者时，整个RA可以是未分配的RA。因此，响应于RA17和RA16被设置，逻辑电路341可以设置UARA以指示未分配的RA。
在没有UARA信号的情况下，未分配的RA可以使解码器电路344清除ColSeg0<1:0>和ColSeg1<6:0>信号的全部，这将对应于未分配的列分段地址。未分配的列分段地址可以使解码器电路344进入亚稳状态，这可以使列冗余检测电路342提供不可预测的结果。因此，可以将UARA信号提供到列冗余检测电路342的针对ColSeg0<1:0>信号的至少一个解码器并且提供到针对ColSeg1<6:0>信号的至少一个解码器。响应于指示未分配的RA的UARA信号，解码器电路344的针对ColSeg0<1:0>信号的所述至少一个解码器可以强制设置ColSeg0<1:0>信号中的对应的信号。例如，图4描绘了根据本公开的实施例的列分段0解码器400的框图。如图4所示，解码器410被配置成响应于RA17和RA13被设置或响应于RA16被设置来设置ColSeg0<1>信号。解码器412被配置成响应于RA17和RA16两者被清除或响应于RA17被设置且RA13被清除来设置ColSeg0<0>信号。另外，解码器412被配置成响应于UARA信号被设置(例如，检测到未分配的RA)来设置ColSeg0<0>信号。可以基于RA17信号与RA16信号之间的逐位与比较(例如，通过与门逻辑电路404)来设置UARA信号。申请人郑重地提出，对解码器410和解码器412中的每个解码器的特定逻辑语句都是示范性的，并且可以在不脱离本公开的范围的情况下应用RA信号的其它逻辑组合。申请人还注意到，逻辑电路404可以替代性地或者另外耦接到解码器412，以响应于检测到未分配的行地址来设置ColSeg0<1>信号。
类似地，响应于指示未分配的RA的UARA信号，解码器电路344的针对ColSeg1<6:0>信号的至少一个解码器可以强制设置ColSeg1<6:0>信号中的对应的信号。例如，图5描绘了根据本公开的实施例的列分段1解码器500的框图。如图5所示，解码器512(0)-(6)可以被配置成响应于RA17、RA16、RA13与SEC<6:0>信号之间的逻辑关系来设置相应的ColSeg1<6:0>信号。应当注意，如果逻辑语句为真(TRUE)，则在解码器512(0)-(6)中的对应的解码器的左边描绘的每个相应的独立逻辑语句都表示导致ColSeg1<6:0>信号中的对应信号被设置的信号值的组合。当相应的逻辑语句集中的一个逻辑语句为真(TRUE)时，解码器512(0)-(6)中的每个解码器被配置成设置对应的ColSeg1<6:0>信号。除了对应的逻辑语句外，解码器512(0)还被配置成响应于UARA信号被设置(例如，检测到未分配的RA)来设置ColSeg1<0>信号。可以基于RA17信号与RA16信号之间的逐位与比较(例如，通过与门304)来设置UARA信号。申请人郑重地提出，对解码器512(0)-(6)中的每个解码器的特定逻辑语句都是示范性的，并且可以在不脱离本公开的范围的情况下应用RA和Sec<6:0>信号的其它逻辑组合。申请人还注意到，逻辑电路504可以替代性地或者另外耦接到解码器512(0)-(6)中的一或多个解码器，以响应于检测到未分配的行地址来设置相应的ColSeg0<6:1>信号。
返回到图3，列冗余检测电路342可以基于ColSeg0<1:0>和ColSeg1<6:0>信号以及CAFD来检测CA是否已经被冗余的CA替代。例如，图6描绘了根据本公开的实施例的列冗余检测电路600的示意性框图。如图6所示，列冗余检测电路600包含被配置成提供替代的CA和具有622和解码器的620的相应的熔丝数据解码器610(0)-(6)，所述620被配置成在替代的CA与CA之间执行逐位异或比较以确定CA是否已经被冗余的CA替代。响应于检测CA与替代的CA匹配，620可以设置列冗余的命中信号。熔丝数据解码器610中的每个熔丝数据解码器可以包含耦接到相应的ColSeg1解码器电路614(0)-(6)的相应的ColSeg0解码器电路612(0)-(6)。ColSeg0解码器电路612(0)-(6)中的每个解码器电路包含相应的反相器613(0)-(6)，所述反相器在ColSeg0<1:0>信号中的任一个被设置时被启用以使CAFD的值反相。将每个相应的反相器613(0)-(6)的输出提供到相应的ColSeg1解码器电路614(0)-(6)。ColSeg1解码器电路614(0)-(6)中的每个解码器电路包含相应的反相器615(0)-(6)，所述反相器在相应的ColSeg1<6:0>信号被设置时被启用以使相应的反相器613(0)-(6)的输出值反相。如图6所示，如果ColSeg0<1:0>和ColSeg1<6:0>信号未设置，则每个相应的反相器613(0)-(6)和每个相应的反相器615(0)-(6)可以被禁用。因此，列冗余检测电路600可以被配置成提供具有未确定值的替代的CA。也就是说，熔丝数据解码器610(0)-(6)的输出将处于亚稳状态。返回到图3，采用逻辑电路341使ColSeg0<1:0>信号中的相应的信号和ColSeg1<6:0>信号中的相应的信号被设置可以减少列冗余检测电路342处于亚稳状态的可能性。
申请人注意到，图3-6的电路系统所使用的具体RA位和位组合是示范性的。可以在不偏离本公开的范围的情况下使用另外的或不同的RA位以确定列分段并检测列是否已被替代。当检测到未分配的行地址时，采用逻辑电路341(例如，和/或图4的逻辑电路404和图5的逻辑电路504)覆盖解码器的逻辑可以避免半导体装置300的电路系统进入亚稳状态。
图7描绘了根据本公开的实施例的半导体装置的存储器单元阵列700和逻辑电路704的一部分的框图。存储器单元阵列700包含夹置于M侧远控制信号线710与M侧近控制信号线730之间的M侧存储器阵列720、夹置于P侧远控制信号线712与P侧近控制信号线732之间的P侧存储器阵列722。存储器单元阵列700进一步包含位于M侧存储器阵列720与P侧存储器阵列722之间的用于提供控制信号的740。图1的半导体装置100可以实施存储器单元阵列700和逻辑电路704。
逻辑电路704可以包含近列选择控制电路741和远列选择控制电路742，所述近列选择控制电路和所述远列选择控制电路各自被配置成接收控制信号，包含阵列侧启用信号MEnD和PEnD、上激活信号CRACTU和和下激活信号CRACTD以及列启用信号CYE。控制信号可以在存储器单元阵列700的靠近近列选择控制电路741的一侧接收，并且可以通过驱动器电路750驱动到远列选择控制电路742。CYE信号最初可以直接路由到驱动器电路750(例如，在近列选择控制电路741与远列选择控制电路742之间大约中间的位置处)，并且然后被驱动到近列选择控制电路741和远列选择控制电路742，以通过近列选择控制电路741和远列选择控制电路742使列选择信号的激活时间对齐。近列选择控制电路741和远列选择控制电路742可以基于控制信号的值激活M侧存储器阵列720和/或P侧存储器阵列722内的列选择。
逻辑电路704可以被配置成基于从命令解码器(例如，图1的命令解码器106)信号和行地址RA16信号和RA17信号接收的MEn信号和PEn信号来设置MEnD信号和PEnD信号。例如，当RA16信号和RA17信号中的一者或两者被清除时，可以基于MEn信号和PEn信号的值分别控制MEnD信号和PEnD信号，以启用或禁用近列选择控制电路741和远列选择控制电路742，以在M侧存储器阵列720或P侧存储器阵列722中的任何一个上执行列选择操作。当RA16信号和RA17信号两者均被设置时，MEnD和PEnD信号可以分别被清除(例如，无论MEn信号和PEn信号的值如何)，以禁用在M侧存储器阵列720和P侧存储器阵列722上执行列选择操作。
图8A描绘了根据本公开的实施例的半导体装置800的一部分的框图。图8B描绘了根据本公开的实施例的展示了对与图8A的DQ FIFO缓冲器860相关联的输入指针和输出指针进行控制的示范性时序图801。半导体装置800可以包含行逻辑电路810、列逻辑电路820、等待时间计数器830和DQ FIFO缓冲器860。图1的半导体装置100可以实施半导体装置800。
行逻辑电路810可以包含锁存电路811、或非门812、或门814和与门816。锁存电路811可以被配置成接收ACT命令并且响应于ACT命令来锁存ACT状态信号。或非门812可以被配置成接收有效的低RA16信号RA16F和RA17信号RA17F，并且执行逐位或非逻辑比较以向或门814提供第一输入。或非门812的输出可以指示与RA16F信号和RA17F信号相关联的行地址是否是未分配的行地址。或门814可以在第二输入处接收行选择信号RS，并且可以在RS信号与或非门812的输出之间执行逐位或逻辑比较，以向与门816提供第一输入。当读取地址是分配的地址时，RS信号可以被设置，并且当读取地址是未分配的行地址时，RS信号可以被清除。与门816可以在第二输入处接收ACT STATE信号并且可以在ACT STATE信号与或门814的输出之间执行逐位与逻辑比较，以提供列启用信号CE。因此，当ACT STATE信号被设置时，并且RS信号被设置或RA16F信号和RA17F信号两者均被设置时，行逻辑电路810可以设置CE信号。否则，行逻辑电路810可以清除CE信号。
列逻辑电路820可以被配置成接收CE信号和读取命令RD。当CE信号被设置时，列逻辑电路820可以响应于RD命令来调节(例如，递增或递减)提供到DQ FIFO缓冲器860的输入指针IN。等待时间计数器830可以接收RD命令并且可以在自接收到RD命令的预定延迟之后调节输出指针OUT。
如先前所述，图8B的时序图801描绘了半导体装置800响应于接收到未分配的行地址之后接收到分配的行地址的操作。参考图8A和8B，在时间T1之前，可以接收外部ACT命令连同对应的行地址。在时间T1处，行逻辑电路810可以响应于外部ACT命令来接收ACT CMD信号，所述信号可以转变为第一(例如，高或设置的)逻辑值。
在时间T2处，响应于ACT CMD信号转变为第一逻辑值，锁存电路811可以在第一逻辑值处锁存ACT STATE信号。同样在时间T2处，RA16F信号和RA17F信号两者均可以转变为第二(例如，低或清除的)逻辑值，所述第二逻辑值指示用外部ACT命令接收的对应行地址的相应位值。响应于RA16F信号和RA17F信号转变为第二逻辑值，或非门812可以将输出转变为第一逻辑值。RA16F和RA17F两者均转变为第二逻辑值可以对应于未分配的行地址。因此，RS信号可以保持处于第二逻辑值。或门814可以响应于或非门812的具有第一逻辑值的输出，将输出设置为第一逻辑值。
在时间T3处，与门816可以基于具有第一逻辑值的ACT STATE信号和或门814的具有第一逻辑值的输出来将CE信号转变为第一逻辑值。可以将CE信号提供到列逻辑电路820。
在时间T4之前，可以接收外部RD命令连同对应的列地址。在时间T4处，RD命令信号可以响应于外部RD命令信号来转变为第一逻辑值。可以将RD命令信号提供到列逻辑电路820和等待时间计数器830。在时间T5处，IN指针可以响应于RD命令信号并且基于具有第一逻辑值的CE信号来调节为[0]值。在等待时间计数器830应用的从时间T5到T6的延迟之后，等待时间计数器830可以在时间T6处将OUT指针调节为[0]值。因此，尽管接收到未分配的行地址，IN指针和OUT指针两者也可以在[0]值处保持同步。
在时间T7之前，可以接收到分配的行地址。可以响应于分配的行地址来将RA16F和RA17F中的一者或两者设置为第一逻辑值。响应于分配的行地址，可以设置RS信号。响应于RA16F信号和RA17F信号基于分配的地址的转变，或非门812可以将输出转变为第二逻辑值。或门814可以响应于具有第一逻辑值的RS信号来将输出设置为第一逻辑值。在接收到分配的行地址之后并且在时间T7之前，可以接收第二外部RD命令连同对应的列地址。在时间T7处，RD命令信号可以响应于第二外部RD命令信号来转变为第一逻辑值。在时间T8处，IN指针可以响应于RD命令信号并且基于具有第一逻辑值的CE信号来调节为[1]值。在等待时间计数器830应用的从时间T8到T9的延迟之后，等待时间计数器830可以在时间T6处将OUT指针调节为[1]值。因此，尽管接收到未分配的行地址，IN指针和OUT指针两者也可以在[1]值处保持同步。
因此，行逻辑电路810可以防止IN和OUT指针响应于未分配的行地址而不匹配。申请人注意到，时序图801是示范性的，并且信号转变之间的相对定时不旨在是按比例的。在不脱离本公开的范围的情况下，可以实施不同的相对定时关系。
申请人注意到，虽然上述描述了关于接收的行地址是否是未分配的行地址的确定是基于行地址位RA16和RA17的相应值，但是应当理解，在不偏离本公开的范围的情况下，可以使用不同的或另外的行地址位来指示未分配的行地址。
根据前述内容，应当理解，尽管出于说明的目的已经描述了本公开的具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开除由所附权利要求限制外不受限制。

Claims (29)

1.一种设备，其包括：
地址解码器，所述地址解码器被配置成接收与存储器存取操作相对应的行地址，其中所述地址解码器被配置成对所述行地址进行解码以提供经解码行地址；以及
区段判断电路，所述区段判断电路被配置成接收所述经解码行地址并且基于所述经解码行地址确定列分段地址，其中对与所述存储器存取操作相对应的列冗余的确定是基于所述列分段地址，其中所述区段判断电路进一步包括逻辑电路，所述逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使所述列分段地址被覆盖。
2.根据权利要求1所述的设备，其中所述逻辑电路被配置成将所述行地址的第一位与所述行地址的第二位进行比较以确定所述经解码行地址是否是未分配的行地址。
3.根据权利要求1所述的设备，其中所述逻辑电路被配置成在所述行地址的第一位与所述行地址的第二位之间执行逐位与比较以确定所述经解码行地址是否是未分配的行地址。
4.根据权利要求1所述的设备，其进一步包括列地址冗余控制电路，所述列地址冗余控制电路被配置成接收与所述存储器存取操作相对应的经解码列地址并且基于所述列分段地址确定所述经解码列地址是否被冗余的列地址替代以确定所述列冗余。
5.根据权利要求1所述的设备，其进一步包括列逻辑电路，所述列逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来禁用列选择激活。
6.根据权利要求5所述的设备，其中所述列逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来禁用阵列侧启用信号以禁用所述列选择激活，所述阵列侧启用信号被配置成控制存储器阵列的特定侧是否被启用。
7.根据权利要求5所述的设备，其中所述列逻辑电路被配置成基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址。
8.根据权利要求1所述的设备，其进一步包括行逻辑电路，所述行逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使被配置成控制数据缓冲器的输入指针进行调节。
9.根据权利要求8所述的设备，其中所述行逻辑电路被配置成基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址。
10.根据权利要求8所述的设备，其中响应于读取命令并且基于由所述行逻辑电路提供的列启用信号来调节所述输入指针，其中所述行逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来设置所述列启用信号。
11.一种设备，其包括：
地址解码器，所述地址解码器被配置成接收与存储器存取操作相对应的行地址，其中所述地址解码器被配置成对所述行地址进行解码以提供经解码行地址；
数据缓冲器，所述数据缓冲器被配置成将数据同步地存储在由输入指针指示的第一位置处并且从由输出指针指示的第二位置输出存储的数据；以及
行逻辑电路，所述行逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使被配置成控制数据缓冲器的所述输入指针进行调节。
12.根据权利要求11所述的设备，其中所述行逻辑电路包含逻辑电路，所述逻辑电路被配置成将所述行地址的第一位与所述行地址的第二位进行比较以确定所述经解码行地址是否是未分配的行地址。
13.根据权利要求12所述的设备，其中所述逻辑电路被配置成在所述行地址的所述第一位与所述行地址的所述第二位之间执行逐位与比较以确定所述行地址是否是未分配的行地址。
14.根据权利要求11所述的设备，其进一步包括列地址冗余控制电路，所述列地址冗余控制电路被配置成接收与所述存储器存取操作相对应的经解码列地址并且确定所述经解码列地址是否被冗余的列地址替代。
15.根据权利要求14所述的设备，其进一步包括区段判断电路，所述区段判断电路被配置成基于所述经解码行地址确定列分段地址，其中所述区段判断电路被进一步配置成响应于确定所述经解码行地址是未分配的行地址来调节列分段地址。
16.根据权利要求11所述的设备，其进一步包括列逻辑电路，所述列逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来禁用列选择激活。
17.根据权利要求16所述的设备，其中所述列逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来禁用阵列侧启用信号以禁用所述列选择激活，所述阵列侧启用信号被配置成控制存储器阵列的特定侧是否被启用。
18.根据权利要求16所述的设备，其中所述列逻辑电路被配置成基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址。
19.一种方法，其包括：
在半导体装置处对与用激活命令接收的存储器存取操作相对应的行地址进行解码以提供经解码行地址；
基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址；
响应于确定所述经解码行地址是分配的行地址基于所述经解码行地址来将列分段地址设定为第一值；
响应于确定所述经解码行地址是未分配的行地址来将所述列分段地址设定为第二值；以及
基于所述列分段地址为对应的存储器存取操作选择列地址。
20.根据权利要求19所述的方法，其进一步包括在所述行地址的所述第一位与所述行地址的所述第二位之间执行逐位与比较以确定所述行地址是否是未分配的行地址。
21.根据权利要求19所述的方法，其进一步包括基于所述列分段地址确定在所述半导体装置处接收的经解码列地址是否被冗余的列地址替代，以选择所述列地址。
22.根据权利要求19所述的方法，其进一步包括响应于确定所述经解码行地址是未分配的行地址来禁用列选择激活。
23.根据权利要求19所述的方法，其进一步包括响应于确定所述经解码行地址是未分配的行地址来使被配置成控制所述半导体装置的数据缓冲器的输入指针进行调节。
24.一种方法，其包括：
在半导体装置处对与用激活命令接收的存储器存取操作相对应的行地址进行解码以提供经解码行地址；
基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址；
响应于存储器存取命令来调节指示用于从所述半导体装置的数据缓冲器输出的输出指针；以及
响应于确定所述经解码行地址是未分配的行地址来调节指示用于接收用于在所述数据缓冲器处输入的数据的位置的输入指针。
25.根据权利要求24所述的方法，其进一步包括在所述行地址的所述第一位与所述行地址的所述第二位之间执行逐位与比较以检测所述经解码行地址是否是未分配的行地址。
26.根据权利要求24所述的方法，其进一步包括确定指示被存储器存取请求作为目标的存储器单元阵列的列的经解码列地址是否被冗余的列地址替代。
27.根据权利要求26所述的方法，其进一步包括：
基于所述经解码行地址确定所述列分段地址；
响应于确定所述经解码行地址是未分配的行地址来调节所述列分段地址；
基于所述列分段地址确定所述经解码列地址是否被冗余的列地址替代。
28.根据权利要求24所述的方法，其进一步包括响应于确定所述经解码行地址是未分配的行地址来禁用列选择激活。
29.根据权利要求28所述的方法，其进一步包括响应于确定所述经解码行地址是未分配的行地址来禁用阵列侧启用信号以禁用所述列选择激活，所述阵列侧启用信号被配置成控制所述半导体装置的存储器单元阵列的特定侧是否被启用。
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