CN114429772A - 具有边缘垫优化的列选择架构 - Google Patents

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Abstract

本申请涉及具有边缘垫优化的列选择器架构。提出了一种存储器垫架构，其中列解码器安置在存储器阵列内。所述列解码器的位置减小所述列解码器与目标存储器单元之间的距离，并因此减小列选择信号从所述列解码器行进到所述目标存储器单元的距离。单个预解码器安置在所述存储器阵列的组控制器中。所述列解码器可安置在所述存储器阵列的中间或从靠近与所述组控制器相对的所述存储器阵列的远边缘的中间偏移。所述列解码器的位置实现从所述目标存储器单元获得数据的减少的阵列存取时间。

Description

具有边缘垫优化的列选择架构
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及存储器阵列架构。
背景技术
此章节意图向读者介绍可能涉及本公开的各个方面的技术的各个方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
动态随机存取存储器(DRAM)装置阵列包含具有交错分段的行分段部分和耦合到连续行分段的感测放大器。边缘存储器垫可包含交错数字线以增加存储器阵列的存储密度。然而，预解码器和列解码器通常安置在阵列任一端处的每个边缘存储器垫处。也就是说，双预解码器和列解码器可用于通过减小目标存储器单元与列解码器之间的距离来改进存储器阵列的存取时间。然而，双预解码器和列解码器可增大存储器阵列的大小和/或消耗存储器阵列上更多的物理空间。
本公开的实施例可涉及上文所阐述的问题中的一或多个。
发明内容
本公开的一方面提供一种设备，其包括：第一部分，其包含第一多个存储器垫；第二部分，其包含第二多个存储器垫；多个列解码器，其包含第一列解码器和第二列解码器，其中所述第一列解码器和所述第二列解码器安置在所述第一部分与所述第二部分之间，其中所述第一列解码器经配置以响应于预解码器而将第一列选择信号提供到所述第一部分，并且其中所述第二列解码器经配置以响应于所述预解码器而将第二列选择信号提供到所述第二部分；以及组控制器，其包括经配置以提供预解码信号的预解码器，其中所述第二部分在所述多个列解码器与所述组控制器之间。
本公开的另一方面提供一种电子装置，其包括：命令接口，其包括多个电路并且经配置以接收多个信号；以及多个存储器组，其包括一或多个边缘存储器垫和一或多个内部存储器垫，所述多个存储器组的每个存储器组包括耦合到所述命令接口的组控制器，并且所述组控制器经配置以向相应的列解码器提供电压以执行列选择操作，其中所述相应的列解码器安置在相应的存储器组的相邻边缘存储器垫之间，其中所述多个信号使得所述相应的存储器组的所述组控制器对所述相应的存储器组的所述一或多个边缘存储器垫和所述一或多个内部存储器垫执行操作。
本公开的另一方面提供一种方法，其包括：确定列选择操作的过程拐点；标识与所述过程拐点相对应的电压电平；以及经由所述电压电平驱动列解码器，其中所述列解码器安置在存储器组的第一部分与所述存储器组的第二部分之间，其中所述第一部分包括至少两个边缘存储器垫和至少一个内部存储器垫，并且其中所述第一部分邻近于组控制器。
附图说明
在阅读以下详细描述并且参考下文描述的附图之后可以更好地理解本公开的各个方面。
图1是示出根据本公开的实施例的存储器装置的一些特征的框图。
图2是用于列选择操作的存储器架构的示意性框图。
图3A是列选择存储器架构的示意性框图。
图3B是示出根据本公开的实施例的列选择存储器架构的示意性框图。
图3C是根据本公开的另一实施例的列选择存储器架构的示意性框图。
图4是根据本公开的实施例的列解码器电压电平移位器的示意图。
图5是根据本公开的实施例的用于各种过程拐点的列解码器电压电平移位器的实例示意图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的发展中，如同在任何工程或设计项目中，必须制定众多的实施方案特定决策以实现研发者的特定目标，例如与系统相关和企业相关约束的一致性，这可能从一个实施方案到另一实施方案有所变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
存储器装置交换数据并且将数据存储在存储器组中。每个存储器组可包含多个子阵列，每个子阵列包含存储数据的多个存储器单元。子阵列的子群组可被定位以形成存储器阵列的行。行的每个子阵列可耦合到感测放大器的公共组并且耦合到公共列选择线或公共数字线。也就是说，感测放大器的组可以安置在子阵列的行中，使得子阵列与感测放大器交替。如本文所使用，存储器垫可包含耦合到公共字线、子字线驱动器或子字线驱动器的组的任意数目的子阵列。在一些实施例中，存储器垫还可被称作“行分段部分”。如本文所使用，“边缘垫”或“边缘存储器垫”可指存储器阵列的行的边缘上的存储器垫。
边缘存储器垫可包含交错的分离数字线。交错的数字线可在不增大阵列的大小的情况下改进存储器阵列的存储密度。然而，为了存取存储在阵列中的数据，可将预解码器和列解码器安置在存储器组的存储器阵列的任一端处。也就是说，可使用两个预解码器和列解码器(在存储器阵列的每一端各一个)来减小目标存储器单元与列解码器之间的距离。然而，在不同位置处添加第二预解码器和第二列解码器可能会增大存储器阵列的物理大小或减小存储能力。与常规的存储器阵列架构进行比较，本文所公开的实施例提供了改进的性能和提高的存储器存取操作的速度。
本文所公开的实施例提供具有安置在存储器阵列内的列解码器的存储器阵列架构。所述列解码器的位置可减小从列解码器到目标存储器单元的距离，并因此减小列选择信号从列解码器行进到目标存储器单元的距离。所述列解码器可安置在所述存储器阵列的中间或从靠近与所述组控制器相对的所述存储器阵列的远边缘的中间偏移。所述列解码器的位置实现减少的阵列存取时间以从所述目标存储器单元获得数据。单个预解码器可安置在存储器阵列的组控制器中。
图1是示出存储器装置100的一些特征的框图。根据一些实施例，存储器装置100可以是双倍数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDRSDRAM进行比较，DDR5 SDRAM的各种特征允许降低的功耗、增加的带宽以及增加的存储容量。存储器装置100表示具有多个存储器组102的单个存储器芯片(例如，SDRAM芯片)的一部分。存储器组102可以是例如DDR5 SDRAM存储器组。存储器组102可安置在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每个DIMM可包含多个SDRAM存储器芯片(例如，八个或十六个存储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器组102。
对于DDR5，存储器组102可进一步经布置以形成组群组。例如，存储器芯片可包含用于八千兆字节(8Gb)的DDR5 SDRAM的十六个存储器组102。存储器组102可经布置成八个存储器组群组，每个存储器组群组包含两个存储器组。对于十六千兆字节(16Gb)的DDR5SDRAM，存储器芯片可包含布置到八个存储器组群组中的三十二个存储器组102，每个存储器组群组包含例如四个存储器组102。
取决于整个系统的应用和设计，可利用存储器装置100上的存储器组102的各种其它配置、组织和大小。在一个实施例中，每个存储器组102包含组控制器120，所述组控制器120控制去往和来自存储器组102的命令的执行，以执行存储器装置中的各种功能，例如解码、时序控制、数据控制以及其任何组合。
存储器组102可包含存储数据的一或多个存储器垫130。每个存储器垫130以通信方式耦合到相应的组控制器120。组控制器120可选择特定存储器垫130和存储器垫130内可从其检索数据的列和/或行。参照以下图3A-3C更详细地论述组控制器120。
存储器装置100的命令接口104经配置以接收并传输多个信号(例如，信号106)。可从例如处理器或控制器之类的外部装置(图中未示)接收信号106。处理器或控制器可将各种信号106提供到存储器装置100以促进待写入到存储器装置100或从存储器装置100读取的数据的传输和接收。
如将了解，命令接口104可包含多个电路，例如时钟输入电路(CIC)108和命令地址输入电路(CAIC)110，例如以确保对信号106的恰当处置。命令接口104可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器使用差分对的系统时钟信号，在本文中被称作真时钟信号Clk_t和反转(bar)或互补时钟信号Clk_c。DDR的正时钟边缘是指上升的真时钟信号Clk_t与下降的反转时钟信号Clk_c交叉的点。负时钟边缘指示下降的真时钟信号Clk_t的转变和反转时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常输入在时钟信号的正边缘。可在正时钟边缘和负时钟边缘上发送或接收数据。
时钟输入电路108接收真时钟信号Clk_t和反转时钟信号Clk_c并且产生内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟发生器，例如延迟锁定环路(DLL)电路112。DLL电路112基于所接收的内部时钟信号CLK产生相控内部时钟信号LCLK。将相控内部时钟信号LCLK供应到例如I/O接口124，并且相控内部时钟信号LCLK用作用于确定读取数据的输出时序的时序信号。在一些实施例中，时钟输入电路108可包含将时钟信号拆分成多个(例如，四个)相位的电路系统。时钟输入电路108还可包含相位检测电路，其用于当脉冲组太频繁出现时检测哪个相位接收第一脉冲以使得时钟输入电路108能够在脉冲组之间重置。
还可将内部时钟信号/相位CLK提供到存储器装置100内的各种其它组件，并且可用于产生各种额外内部时钟信号。例如，可将内部时钟信号CLK提供到命令解码器114。命令解码器114可从命令总线116接收命令信号，并且可对命令信号进行解码以提供各种内部命令。例如，命令解码器114可通过总线118将命令信号提供到DLL电路112，以协调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如通过I/O接口124对数据进行计时。
另外，命令解码器114可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等命令进行解码，并且经由总线路径132提供对与命令相对应的特定存储器组102的存取。如将了解，存储器装置100可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组102的存取。
存储器装置100基于从例如处理器之类的外部装置接收的命令/地址信号执行例如读取命令和写入命令之类的操作。在一个实施例中，命令/地址总线116可以是用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)将命令/地址信号106计时到命令接口104。所述命令接口104可包含命令地址输入电路110，其经配置以通过命令解码器114接收和传输命令以提供对存储器组102的存取。此外，命令接口104可接收片选信号(CS_n)。CS_n信号使存储器装置100能够处理传入CA<13:0>总线上的命令。使用命令在CA<13:0>总线上对存储器装置100内的特定存储器组102和/或特定存储器垫130的存取进行编码。
此外，命令接口104可经配置以接收多个其它命令信号。例如，可以提供裸片终端上的命令/地址(CA_ODT)信号以促进存储器装置100内的恰当阻抗匹配。例如，在加电期间可使用重置命令(RESET_n)重置命令接口104、状态寄存器、状态机等等。命令接口104也可接收命令/地址反相(CAI)信号，可提供所述CAI信号以例如取决于特定存储器装置100的命令/地址路由而使命令/地址总线116上的命令/地址信号CA<13:0>的状态反相。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置(例如存储器装置100)的配置，MIR信号可用于多路复用信号以使得信号可调换以实现信号到存储器装置100的某些路由。还可提供用于促进存储器装置100的测试的各种信号，例如，测试启用(TEN)信号。例如，TEN信号可用于将存储器装置100置于测试模式以进行连接性测试。
命令接口104还可用于针对可检测到的错误将警告信号(ALERT_n)提供到系统处理器或控制器。例如，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置100传输。还可产生其它警告信号。另外，用于从存储器装置100传输警告信号(ALERT_n)的总线和引脚可以在一些操作期间用作输入引脚，所述操作例如上文所描述的使用TEN信号执行的连接性测试模式。
通过经由I/O接口124传输和接收数据信号126，可利用上文所论述的命令和计时信号，将数据发送到存储器装置100和从所述存储器装置100发送数据。更具体地说，可通过包含多个双向数据总线的数据路径122，将数据发送到存储器组102或从所述存储器组102检索数据。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线上传输和接收。对于例如DDR5 SDRAM存储器装置的特定存储器装置，I/O信号可划分成上部字节和下部字节。例如，对于x16存储器装置，I/O信号可以划分成例如与数据信号的上部字节和下部字节相对应的上部I/O信号和下部I/O信号(例如，DQ<16:8>和DQ<7:0>)。
为了允许存储器装置100内的较高数据速率，例如DDR存储器装置的一些存储器装置可以使用通常称为DQS信号的数据选通信号。DQS信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置100驱动(例如，用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号可用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供DQS信号作为数据选通信号的差分对(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的一些存储器装置，DQS信号的差分对可划分成上部数据选通信号和下部数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)，其与例如发送到存储器装置100和从存储器装置100发送的数据的上部字节和下部字节相对应。
阻抗(ZQ)校准信号还可通过I/O接口124提供到存储器装置100。可将ZQ校准信号提供到参考引脚并且用于通过在过程、电压和温度(PVT)值的改变中调节存储器装置100的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置100上的ZQ引脚与存储器装置100外部的GND/VSS之间。此电阻器充当用于调节内部ODT和I/O引脚的驱动强度的参考。
此外，可通过I/O接口124将环回信号(LOOPBACK)提供到存储器装置100。环回信号可在测试或调试阶段期间用于将存储器装置100设置成一种模式，其中信号通过同一引脚环回通过存储器装置100。例如，环回信号可用于设置存储器装置100以测试存储器装置100的数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般预期用于监测在I/O接口124处由存储器装置100捕获的数据。
如将了解，例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以限定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置100的温度)之类的各种其它组件也可并入到存储器装置100中。因此，应理解，提供图1的框图以突出显示存储器装置100的一些功能特征以辅助后续的详细描述。此外，虽然前文已论述DDR5存储器装置，但本文中所论述的电平移位器可用于任何类型的电子装置和/或其它类型的存储器，例如双倍数据速率类型4DRAM(DDR4)存储器装置。
图2是用于列选择操作的存储器架构200的示意性框图。如所示出，存储器架构200包含一组感测放大器(SA)202、边缘存储器垫204和安置在边缘存储器垫204之间的内部存储器垫214。如所示出，每个边缘垫204可包含感测放大器202中的至少一个。虽然仅示出了一个内部存储器垫214，但应理解，可以在边缘存储器垫204之间安置任意数目的存储器垫214。边缘存储器垫204和内部存储器垫214各自包含安置在感测放大器202之间的一或多个存储器单元(例如，存储器阵列)(图中未示)。
内部存储器垫214包含耦合到邻近感测放大器202的数字线212、216(例如，存取线、位线、数据I/O线等)。内部存储器垫214的数字线212、216可拆分成第一数字线212和第二数字线216。第一数字线212耦合到内部存储器垫214的第一侧上的感测放大器202，并且第二数字线216耦合到与第一侧相对的内部存储器垫214的第二侧上的感测放大器。数字线212、216还可耦合到内部存储器垫214的相应的存储器单元。
边缘存储器垫204包含数字线208、210。数字线210可耦合到相应的感测放大器202，而数字线208的相应对可经由数字线跨接线206连接以形成从边缘垫204到邻近感测放大器202的延伸数字线。数字线208、210可耦合到边缘存储器垫204的相应的存储器单元。数字线208可与数字线210交错。数字线跨接线206可跨越相应的感测放大器202，使得对应的数字线208不耦合到边缘垫204的感测放大器202。每个边缘存储器垫204可包含感测放大器202的任一侧上的存储器单元(图中未示)。整个边缘存储器垫204(包含感测放大器202的两侧)的大小可以是内部存储器垫214的存储器单元的大小的一半。
边缘存储器垫204的各个数字线208、210(不含数字线跨接线206)的长度(N)可以是内部存储器垫214的数字线212、216的长度(2N)的大约一半。数字线跨接线206的长度可基本上等于数字线208、210的长度(N)。也就是说，具有数字线跨接线206的边缘存储器垫204的数字线208的长度可基本上等于内部存储器垫214的数字线212、216的长度。虽然描绘了六个数字线208、210、212、216，但应理解，可使用更多或更少的数字线。
有利地是，边缘存储器垫204可通过允许使用边缘存储器垫204的每个存储器单元来提高存储器架构200的有效使用。也就是说，通过划分(例如，拆分)边缘存储器垫204的数字线208、210，可对定位在边缘存储器垫204外部(例如，与内部存储器垫214相对)的外部存储器单元进行存取，并且将其用于存储和检索其中的数据。在没有边缘存储器垫204的情况下，至少一半的外部存储器单元将是未使用的，因为对应的数字线将不交错并且不存取对应的存储器单元。因此，边缘存储器垫204实现存储器架构200的存储器单元的有效使用。
图3A是列选择存储器架构230的示意性框图。存储器架构230包含安置在存储器垫244、246之间的多个感测放大器(SA)202。也就是说，感测放大器202在存储器垫204之间交替。存储器架构还包含组控制器120、预解码器234以及列解码器240。
组控制器120安置在存储器架构230的第一端228处。存储器架构230的第二端229与第一端228和组控制器120相对。如参照图1所论述的，组控制器120可控制存储器架构230的各种功能，例如解码、时序、数据控制及其组合。如所示出，组控制器120包含预解码器234、数据感测放大器236以及列地址选通(CAS)控制器238。
预解码器234可从待用于从存储器垫244、246检索数据的输入信号中提取地址(例如，列地址)或对其进行解码。数据感测放大器236可从位线接收低功率数据信号并且将数据信号放大到待由存储器架构230外部的逻辑电路系统解译的可标识逻辑电平。可将来自数据感测放大器236的经放大数据信号提供到感测放大器202。CAS控制器238可接收输入信号并且标识特定存储器单元的列，其中定位由预解码器234解码的地址。CAS控制器238还可验证目标存储器单元的列地址。也就是说，CAS控制器238可确定目标存储器单元的列地址是否为对应的存储器架构的有效列地址。列解码器240可从预解码器234接收列地址，并且将列选择(CS)信号发送到特定存储器单元和/或数字线，以检索或修改特定列地址处的数据。
存储器架构230包含在第一端228和第二端229处的边缘存储器垫246。如所示出，边缘存储器垫246并不包含如参照图2所论述的类似于边缘存储器垫204的感测放大器或数字线跨接线。实际上，边缘存储器垫246可以是常规的边缘存储器垫并且包含未使用的存储器单元，因为对应的数字线不会被拆分。因此，边缘存储器垫246包含在不增加存储器架构230的存储容量的情况下增加物理大小的存储器单元。
预解码器234和列解码器240可安置在存储器架构230的第一端228和第二端229处。双预解码器234和列解码器240减小了信号从预解码器234和列解码器240行进以行进到达目标存储器垫244中的目标存储器单元(例如，目标列地址)的距离。也就是说，如从第一端228处的列解码器240到中间感测放大器226的箭头222所指示，可使用第一端228处的预解码器234和列解码器240来存取最靠近组控制器120的存储器架构的一半中的存储器单元。类似地，如从第二端229处的列解码器240到中间感测放大器224的箭头220所指示，可使用第二端229处的预解码器234和列解码器240来存取最远离组控制器120的存储器架构的一半中的存储器单元。每个箭头220、222与用于相应的感测放大器202的列选择路径和四个存储器垫的长度相对应。也就是说，从列解码器240到最远的相应的感测放大器202的距离是四个垫。减小从预解码器234和列解码器240到目标存储器单元的距离还减少了检索或修改目标存储器垫244中的数据的时间(例如，存取时间)，因为列选择信号更早地到达目标存储器单元的相应的感测放大器202。
可在存储器垫244、246中测量存取特定存储器单元的时间。也就是说，存取存储器单元的时间可基于一或多个信号从组控制器120行进到目标存储器单元的距离和所检索到的数据行进回到组控制器120的距离。例如，存取与中间感测放大器224相对应的存储器单元的时间包含从组控制器120到第二端229处的预解码器234(和列解码器240)的距离(9个垫)、从第二端229处的列解码器240到相应的感测放大器224的距离(由箭头220指示的4个垫)，以及从感测放大器224到组控制器120的距离(由箭头225指示的5个垫)。箭头225与从感测放大器224到数据感测放大器224的存储器输入/输出路径相对应。因此，存储器架构230的目标存储器单元的最大存取时间(和距离)是18个存储器垫。
图3B是示出根据本公开的实施例的列选择存储器架构250的示意性框图。存储器架构250与参照图3A所论述的存储器架构类似，但包含如参照图2所论述的边缘存储器垫204。存储器架构250还包含定位在存储器架构250的中间的列解码器240。存储器架构250的第一半260可在列解码器240与存储器架构250的第一端228之间。存储器架构250的第二半262可在列解码器240与存储器架构250的第二端229之间。尽管第一半260和第二半262各自包含两个内部存储器垫244，但应理解，每半260、262可包含边缘存储器垫204之间的任意数目的内部存储器垫244。
在一些实施例中，如所示出，列解码器240可包含两个列解码器240。如第一箭头254所描绘，最靠近第一端228的第一列解码器240可用于存取存储器架构250的第一半260中的存储器单元，而如第二个箭头252所描绘，最靠近第二端229的第二列解码器240可用于存取存储器架构250的第二半262中的存储器单元。
如所示出，边缘存储器垫204安置在存储器架构250的第一端228和第二端229处，并且安置在存储器架构250的中心的列解码器240的任一侧上。如参照图2所论述的，边缘存储器垫204使得能够减小存储器架构250的大小，同时允许存取与边缘存储器垫204相对应的存储器单元。因此，边缘存储器垫204增加存储密度，同时维持或减小存储器架构250的大小。另外，使用边缘存储器垫204允许单个预解码器234安置在组控制器120中并且由每个列解码器240共享。
边缘存储器垫204还减少目标存储器单元的最大存取时间(和距离)。例如，为了在存储器架构250的第二端229处存取与目标感测放大器256相对应的存储器单元中的目标数据，将预解码器地址从组控制器120发送到用于架构250的第二半的列解码器240。也就是说，预解码器地址从预解码器234到列解码器240行进了4个垫的距离。
列解码器240将列选择(CS)信号发送到目标感测放大器256以在预解码器地址处存取数据。也就是说，如由第二箭头252所描绘的，CS信号从列解码器240到目标感测放大器256行进了3.5个垫的距离。CS信号在第二端229处跨越边缘存储器垫204行进的距离为垫的一半(例如，0.5个垫)，因为CS信号在边缘存储器垫204的一半264上行进到目标感测放大器256。一旦获得和/或修改目标数据，就以7.5个垫的距离将目标数据发送回到组控制器120的数据感测放大器，如箭头258所描绘的。因此，存储器架构250的目标存储器单元的最大存取时间(和距离)是15个存储器垫。因此，当与图3A的架构进行比较时，边缘存储器垫204使得存储器架构250的存取时间减少，同时存储器架构250的物理大小减小并且存储密度增大。
图3C是根据本公开的另一实施例的列选择存储器架构280的示意性框图。存储器架构280基本上与参照图3B所论述的存储器架构250类似。然而，列解码器240的位置朝向存储器架构280的第二端229偏置。也就是说，列解码器240更靠近存储器架构的第二端229并且更远离组控制器120而定位。
如所示出，存储器架构280的最靠近第一端228的第一侧282包含两个边缘存储器垫204和三个内部存储器垫244，而存储器架构280的最靠近第二端229的第二侧284包含两个边缘存储器垫204和一个内部存储器垫244。虽然存储器架构280的最大存取时间(和距离)与参照图3C所论述的存储器架构250的最大存取时间(和距离)(例如，15个垫)相同，但CS信号从列解码器240行进到第二端229处的边缘垫204的距离减小一(1)个存储器垫。也就是说，为了在第二端229处存取与边缘垫204的感测放大器256相对应的存储器单元，CS信号从列解码器240到感测放大器256行进了2.5个垫的距离。另一方面，与图3B中的4个垫进行比较，从预解码器234到列解码器的预解码器地址行进得更远，即行进5个垫。然而，在操作期间，在耦合到每个感测放大器202的单个列选择线(图中未示)上传输用以存取所有存储器垫(例如，内部存储器垫244和边缘存储器垫204)的CS信号。因此，列选择操作的负载(例如，同时将多个CS信号从列解码器240发送到不同的感测放大器202)可高于预解码器操作的负载(例如，将预解码器地址从预解码器234发送到列解码器240)。列选择操作的增加的负载可限制存储器架构250、280的存取速度。
将列解码器的位置朝向存储器架构280的第二端偏置会减少CS信号从列解码器240行进到存储器架构的第二侧284(例如，远侧)中的目标存储器垫204、244(和对应的存储器单元)的时间和距离，从而减少列选择操作的负载。因此，可沿着存储器架构280(例如，更靠近或更远离组控制器)移动列解码器的位置以进一步基于列选择操作的负载来提高存取速度。列选择操作的减少的负载还可减少存取存储器架构280中的数据的操作的功耗。
在一些实施例中，列选择电压(VCS)286可耦合到列解码器并且用于设置执行列选择操作的电压电平。可调节(例如，增大或减小)VCS 286以更改列选择操作的速度。也就是说，VCS 286的增大可与列选择操作的速度的增大相对应，从而进一步减小目标存储器单元的存取时间。作为实例，图4是根据本公开的实施例的列解码器电压电平移位器350的示意图。电平移位器350接收各种输入，确定列选择操作的过程拐点，并且确定列解码器的对应的列选择电压电平VCS 286。
如所示出，电平移位器350包含启用装置306、多路复用器314和晶体管318。启用装置包含部分解码器308和“与”门310。部分解码器308可接收行地址304(例如，目标地址)并且确定目标地址所在的存储器阵列(例如，参照图3B和3C所论述的存储器架构250、280)的部分。部分解码器308的输出可指示存储器阵列的远部分或存储器阵列的近部分。远部分可分别与第二半262、284相对应，并且近部分可分别与存储器架构250、280的第一半260、282相对应。
电平移位器350的输入可至少包含目标存储器单元的行地址304、列时延302(例如，读取命令与数据可用时之间的延迟)、参考电压312、VARY 326(例如，用于列选择操作的基线电压)等等。列时延302可指示待执行列选择操作的速度(例如，高或低)。在一些实施例中，VARY 326可以是约1伏，并且是由电平移位器350调节的电压。
过程监测器322和输出总线320以通信方式耦合到多路复用器。如果来自部分解码器308的部分是近部分，则不启用启用装置306，并且因此将VARY电压326作为VCS 286提供到总线320。如果待执行列选择操作的速度较高并且来自部分解码器308的部分是远部分，则启用启用装置306并且过程监测器322可确定待经由总线320输出到列解码器240的列选择电压VCS 286的电压电平。过程监测器322可基于电平移位器350的过程拐点(例如，拐点位置(corner lot))确定VCS 286的电压电平。例如，过程监测器322可确定过程拐点是否为快-快(FF)332、典型-典型(TT)330或慢-慢(SS)328。取决于过程拐点，过程监测器322的电压输出(例如，VCS 286)对于FF可以是1.2伏、对于TT可以是1.4伏，并且对于SS可以是1.6伏。因此，VCS 286可至少部分地基于由过程监测器322确定的过程拐点。有利的是，当列选择操作的速度高并且由部分解码器308标识的部分是远部分时，作为VCS 286施加到总线320的更高电压能够提高执行列选择操作的速度。
图5是根据本公开的实施例的用于各种过程拐点的列解码器电压电平移位器350的部分380的实例示意图。电平移位器350的部分380包含比较器382和用于FF过程拐点、TT过程拐点和SS过程拐点中的每一个的晶体管。例如，晶体管T1是导通(例如，将逻辑高施加到晶体管T1的栅极)以用于FF过程拐点的p沟道晶体管。类似地，晶体管T2导通以用于TT过程拐点，并且晶体管T3导通以用于SS过程拐点。晶体管T1、T2、T3中的每一个耦合到比较器382并且向所述比较器382提供对应的电压电平，所述比较器382随后经由总线320将电压驱动到VCS 286。应理解，电压移位器300的部分380仅仅是实例，并且可以至少部分地基于过程拐点使用许多其它电路布置来驱动VCS 286。
上文所描述的具体实施例已借助于实例示出，且应理解，这些实施例可接受各种修改和替代形式。应进一步理解，权利要求并非旨在限于公开的特定形式，而是旨在涵盖属于本公开的精神和范围内的所有修改、等同方案以及替代方案。
本文中提出且主张的技术参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。另外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于执行功能的装置……”或“用于执行功能的步骤……”的一或多个要素，则预期将依照35U.S.C.112(f)解译此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35U.S.C.112(f)解译此类要素。

Claims (20)

1.一种设备，其包括：
第一部分，其包含第一多个存储器垫；
第二部分，其包含第二多个存储器垫；
多个列解码器，其包含第一列解码器和第二列解码器，其中所述第一列解码器和所述第二列解码器安置在所述第一部分与所述第二部分之间，其中所述第一列解码器经配置以响应于预解码器而将第一列选择信号提供到所述第一部分，并且其中所述第二列解码器经配置以响应于所述预解码器而将第二列选择信号提供到所述第二部分；以及
组控制器，其包括经配置以提供预解码信号的预解码器，其中所述第二部分在所述多个列解码器与所述组控制器之间。
2.根据权利要求1所述的设备，其中所述第一部分包含各自布置在所述第一多个存储器垫的对应存储器垫之间的第一多个感测放大器，并且所述第二部分包含各自布置在所述第二多个存储器垫的对应存储器垫之间的第二多个感测放大器。
3.根据权利要求1所述的设备，其中所述第一部分的大小和所述第二部分的大小基本上相等。
4.根据权利要求1所述的设备，其中所述组控制器包括数据感测放大器，所述数据感测放大器经配置以放大来自所述第一多个感测放大器和所述第二多个感测放大器的数据。
5.根据权利要求1所述的设备，其中所述组控制器包括列地址选通控制器，所述列地址选通控制器经配置以验证目标存储器单元的列地址。
6.根据权利要求1所述的设备，其中所述第一部分的大小与所述第二部分的大小的比率基本上为3:1。
7.根据权利要求1所述的设备，其经配置以使得针对列选择操作向所述列解码器施加大于基线电压的电压以提高所述列选择操作的速度。
8.一种电子装置，其包括：
命令接口，其包括多个电路并且经配置以接收多个信号；以及
多个存储器组，其包括一或多个边缘存储器垫和一或多个内部存储器垫，所述多个存储器组的每个存储器组包括耦合到所述命令接口的组控制器，并且所述组控制器经配置以向相应的列解码器提供电压以执行列选择操作，其中所述相应的列解码器安置在相应的存储器组的相邻边缘存储器垫之间，其中所述多个信号使得所述相应的存储器组的所述组控制器对所述相应的存储器组的所述一或多个边缘存储器垫和所述一或多个内部存储器垫执行操作。
9.根据权利要求8所述的电子装置，其中所述相应的列解码器安置在所述相应的存储器组的第一部分与所述相应的存储器组的第二部分之间。
10.根据权利要求9所述的电子装置，其中所述第一部分邻近于所述组控制器，并且其中所述第一部分的大小基本上等于所述第二部分的大小。
11.根据权利要求9所述的电子装置，其中所述第一部分邻近于所述组控制器，并且其中所述第一部分大于所述第二部分。
12.根据权利要求8所述的电子装置，其中所述一或多个边缘存储器垫中的每个边缘存储器垫包括第一多个存取线分段，并且所述一或多个内部存储器垫中的每个内部存储器垫包括第二多个存取线分段。
13.根据权利要求12所述的电子装置，其包括安置在所述内部存储器垫之间并且在所述一或多个边缘存储器垫与邻近内部存储器垫之间的多个感测放大器。
14.根据权利要求13所述的电子装置，其中多个存取线跨接线经配置以跨越相应的感测放大器将所述第一多个存取线分段的第一部分耦合到所述第一多个存取线分段的第二部分。
15.一种方法，其包括：
确定列选择操作的过程拐点；
标识与所述过程拐点相对应的电压电平；以及
经由所述电压电平驱动列解码器，其中所述列解码器安置在存储器组的第一部分与所述存储器组的第二部分之间，其中所述第一部分包括至少两个边缘存储器垫和至少一个内部存储器垫，并且其中所述第一部分邻近于组控制器。
16.根据权利要求15所述的方法，其中所述过程拐点是快-快、典型-典型和慢-慢中的至少一个。
17.根据权利要求16所述的方法，其中快-快过程拐点的所述电压电平为约1.2伏，其中典型-典型过程拐点的所述电压电平为约1.4伏，并且其中慢-慢过程拐点的所述电压电平为约1.6伏。
18.根据权利要求15所述的方法，其包括：
基于目标存储器单元的行地址标识所述目标存储器单元的位置；以及
标识所述列选择操作的速度，其中所述模式包含高或低。
19.根据权利要求18所述的方法，其包括在确定所述目标存储器单元的所述位置处于所述第一部分中时或在确定所述列选择操作的所述速度为低时，以约1.0伏的基线电压驱动所述列解码器。
20.根据权利要求18所述的方法，其包括在确定所述目标存储器单元的所述位置处于所述第二部分中时并且在确定所述列选择操作的所述速度为高时，基于所述过程拐点以所述电压电平驱动所述列解码器。
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