CN113793842A - 用于半导体器件的通孔及方法 - Google Patents

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Abstract

本公开涉及用于半导体器件的通孔及方法。一种结构包括：第一导电特征，在第一电介质层中；第二电介质层，在第一电介质层之上；以及第二导电特征，延伸穿过第二电介质层以实体接触第一导电特征，其中第二导电特征包括：金属粘附层，在第一导电特征之上并与第一导电特征实体接触；阻挡层，沿第二电介质层的侧壁延伸；以及导电填充材料，在金属粘附层和阻挡层之上延伸，其中导电填充材料的一部分在阻挡层和金属粘附层之间延伸。

Description

用于半导体器件的通孔及方法
技术领域
本公开涉及用于半导体器件的通孔及方法。
背景技术
集成电路包括互连结构，其包括用作三维布线结构的金属线和通孔。互连结构的作用是将密集封装的器件正确连接在一起。
在互连结构中形成金属线和通孔。金属线和通孔通常通过镶嵌工艺形成，其中在电介质层中形成沟槽和通孔开口。然后沉积阻挡层，随后用铜填充沟槽和通孔开口。在化学机械抛光(CMP)工艺之后，金属线的顶表面齐平，留下金属线和通孔。
发明内容
根据本公开的一个实施例，提供了一种半导体结构，包括：第一导电特征，在第一电介质层中；第二电介质层，在所述第一电介质层之上；以及第二导电特征，延伸穿过所述第二电介质层以实体接触所述第一导电特征，其中，所述第二导电特征包括：金属粘附层，在所述第一导电特征之上并与所述第一导电特征实体接触；阻挡层，沿所述第二电介质层的侧壁延伸；以及导电填充材料，在所述金属粘附层和所述阻挡层之上延伸，其中，所述导电填充材料的一部分在所述阻挡层和所述金属粘附层之间延伸。
根据本公开的另一实施例，提供了一种集成电路结构，包括：第一金属间电介质层(IMD)，在衬底之上；金属线，在所述第一IMD中；第二IMD，在所述第一IMD之上；以及通孔，在所述第二IMD中，其中，所述通孔与所述金属线实体接触，其中，所述通孔包括：填充材料，包括第一导电材料；第一粘附层，在所述填充材料和所述金属线之间延伸，其中，所述第一粘附层包括第二导电材料；以及扩散阻挡层，在所述填充材料和所述第二IMD之间延伸，其中，所述第一粘附层没有所述扩散阻挡层，其中，所述扩散阻挡层包括第三导电材料。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成导电特征；在所述第一电介质层之上形成第二电介质层；穿过所述第二电介质层蚀刻开口，所述蚀刻暴露所述导电特征的表面；在所述开口中沉积金属粘附层，其中，所述金属粘附层覆盖所述导电特征的暴露表面；在所述开口中沉积牺牲层，其中，相比于所述第二电介质层的表面，所述牺牲层选择性地形成在所述金属粘附层上；在所述开口中沉积阻挡层，其中，相比于所述牺牲层，所述阻挡层选择性地形成在所述第二电介质层的表面上；去除所述牺牲层；以及沉积导电材料以填充所述开口，其中，所述导电材料覆盖所述金属粘附层。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1至图10示出了根据一些实施例的形成通孔的中间阶段的截面图。
图11至图16示出了根据一些实施例的形成通孔的中间阶段的截面图。
图17A-C和图18示出了根据一些实施例的形成各种通孔的中间阶段的截面图。
图19示出了根据一些实施例的用于形成通孔的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置等的具体示例以简化本公开。当然，这些仅是示例而不是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据各种实施例，提供了一种选择性地形成用于导电特征的粘附层的方法。根据一些实施例示出了形成导电特征的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相同的参考标号用于指示相同的元件。根据本公开的一些实施例，粘附层的形成包括在由开口暴露的下面的导电特征上沉积粘附层的材料。阻挡层形成在开口的侧壁上，并被牺牲层阻挡而不被形成在粘附层上。牺牲层抵抗阻挡层材料的粘附，使得阻挡层选择性地生长在开口的侧壁上，而很少或没有阻挡层被形成在牺牲层上。在形成阻挡层之后，去除牺牲层。然后，用诸如铜之类的金属性材料填充开口，其形成在粘附层上。以这种方式，可以在另一导电特征(例如金属线)上形成导电特征(例如通孔)。通过在下面的导电特征上形成粘附层，可以改善界面的热稳定性。此外，通过阻止在粘附层上形成阻挡层，可以减小界面的电阻。因此，对于使用本文描述的技术形成的半导体器件，可以提高良率和性能。
图1示出了根据本公开的一些实施例的封装组件100的截面图。封装组件100可以是器件晶圆(例如逻辑器件晶圆)，包括诸如晶体管和/或二极管之类的有源器件，并且可以包括诸如电容器、电感器、电阻器等之类的无源器件。根据本公开的替代实施例，封装组件100是中介层晶圆(interposer wafer)，其可以包括或可以不包括有源器件和/或无源器件。根据本公开的又一些替代实施例，封装组件100是封装衬底条带，其可以包括其中具有芯的封装衬底、或无芯封装衬底。在随后的讨论中，器件晶圆用作封装组件100的示例。本公开的教导还可以应用于中介层晶圆、封装衬底、封装等。
根据本公开的一些实施例，封装组件100包括半导体衬底20以及形成在半导体衬底20的顶表面处的特征。半导体衬底20可以包括晶体硅、晶体锗、硅锗、III-V族化合物半导体(例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等)、或其组合。在一些实施例中，半导体衬底20还可以是体硅衬底或绝缘体上硅(SOI)衬底。可以在半导体衬底20中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底20中的有源区域。尽管未示出，但可以形成通孔，该通孔延伸到半导体衬底20中以电互连位于封装组件100的相反侧上的特征。
根据本公开的一些实施例，封装组件100用于形成器件管芯。在这些实施例中，集成电路器件22形成在半导体衬底20的顶表面上。示例集成电路器件22包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。本文未示出集成电路器件22的细节。根据替代实施例，封装组件100用于形成中介层(interposer)。根据这些实施例，衬底20也可以是例如电介质衬底。
图1进一步示出了电介质层24。电介质层24可以是例如层间电介质(ILD)或金属间电介质(IMD)。根据本公开的一些实施例，电介质层24是ILD，在其中形成接触插塞。相应的电介质层24可以由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、掺杂氟的硅酸盐玻璃(FSG)、氧化硅层(使用原硅酸四乙酯(TEOS)形成)等、或其组合形成。电介质层24可以使用旋涂、原子层沉积(ALD)、可流动化学气相沉积(FCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等形成。
根据本公开的一些实施例，电介质层24是IMD，在其中形成金属线和/或通孔。相应的电介质层24可以由含碳低k电介质材料、氢倍半硅氧烷(Hydrogen SilsesQuioxane，HSQ)、甲基倍半硅氧烷(MethylSilsesQuioxane，MSQ)、另一低k电介质材料等、或它们的组合形成。根据本公开的一些实施例，电介质层24的形成包括沉积含致孔剂的电介质材料，然后执行固化工艺以驱除致孔剂以形成多孔的电介质层24。电介质层24可以形成在集成电路器件22上，或者在集成电路器件22和电介质层24之间可以存在任何数量的电介质层和/或金属化层。
仍参考图1，在电介质层24中形成导电特征30。导电特征30可以是金属线、导电通孔、接触插塞等。根据一些实施例，导电特征30包括扩散阻挡层26以及扩散阻挡层26之上的导电填充材料28。扩散阻挡层26可以由导电材料(例如钛、氮化钛、钽、氮化钽等、或其组合)形成。导电填充材料28可以由铜、铜合金、铝、钌、另一种金属或金属合金等、或其组合形成。扩散阻挡层26具有防止导电填充材料28的导电材料(例如铜)扩散到电介质层24中的作用。根据本公开的一些实施例，导电特征30的形成还可以采用随后讨论的技术，使得导电特征30形成在金属粘附层上(其可类似于金属粘附层46(参见图6))，和/或使得未形成扩散阻挡层26的底部部分。
还如图1所示，根据一些实施例，在电介质层24和导电特征30之上形成蚀刻停止层32。蚀刻停止层32由电介质材料形成，其可以包括诸如氧化铝、氮化铝、氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅等、或其组合之类的一种或多种材料。蚀刻停止层32可以由相对于上面的电介质层34具有高蚀刻选择性的材料形成，使得电介质层34的蚀刻可以停止在蚀刻停止层32上。在一些实施例中，蚀刻停止层32的厚度T1可以在约2nm和约5nm之间。
仍参考图1，在蚀刻停止层32之上形成电介质层34。在一些实施例中，电介质层34是IMD或ILD。电介质层34可以包括电介质材料，例如氧化物、氮化物、含碳电介质材料等、或它们的组合。例如，电介质层34可以由PSG、BSG、BPSG、FSG、TEOS氧化物、HSQ、MSQ等、或其组合形成。在一些实施例中，电介质层34是介电常数值(k)小于约3.5或小于约3.0的低k电介质层。
图2至图10示出了根据一些实施例的用于形成具有金属粘附层46(参见图10)的通孔58的第一工艺。这些附图和其他附图中所示的示例示出了通孔58的形成，但是本文所述的技术可以用于形成其他导电特征，例如金属线等，并且所有这样的导电特征都被认为在本公开的范围内。还应当理解，这些附图中所示的示例描述了镶嵌工艺，但在其他实施例中，还考虑双镶嵌工艺，在双镶嵌工艺中形成金属线、通孔、接触插塞等。可以形成附加电介质层，并且可以重复图2-10中描述的工艺以形成附加金属化层(例如金属线和通孔)。以这种方式，本文描述的工艺可以用于形成互连结构等。
在图2中，根据一些实施例，在电介质层34中形成通孔开口42。可以使用例如适当的光刻和蚀刻技术来形成通孔开口42。在形成通孔开口42的工艺的示例中，首先在电介质层34之上形成金属硬掩模37，然后对其进行图案化以形成开口38，如图2所示。金属硬掩模37可以由诸如氮化钛、氮化硼、另一种金属氧化物或金属氮化物等、或它们的组合之类的材料形成。金属硬掩模37中的开口38限定通孔图案(例如图2中所示的通孔开口42)，其随后被填充以形成通孔(例如图10中所示的通孔58)。在其他实施例中，光致抗蚀剂结构可以形成在电介质层34之上并且被图案化以形成限定通孔图案的开口。
然后可以蚀刻暴露的电介质层34以形成延伸到电介质层34中的开口42，该开口42暴露蚀刻停止层32，如图2所示。可以使用湿法蚀刻工艺和/或干法蚀刻工艺(例如等离子体蚀刻工艺)来执行对电介质层34的蚀刻。例如，可以使用包括氟和碳的工艺气体来执行对电介质层34的蚀刻，其中氟用于蚀刻，并且碳具有保护所得开口的侧壁的作用。通过适当的氟和碳之比，可以形成具有期望轮廓的开口42。例如，用于蚀刻的工艺气体可以包括一种或多种含氟和碳的气体，例如C4F8、CH2F2、CF4等，并且可以包括一种或多种载气，例如Ar、N2等。在蚀刻工艺的示例中，C4F8的流速在约0sccm和约50sccm的范围内，CF4的流速在约0sccm和约300sccm之间的范围内(至少C4F8之一具有非零流速)，并且N2的流速在约0sccm和约200sccm之间的范围内。作为附加示例，用于蚀刻的工艺气体可以包括CH2F2和诸如N2之类的载气。CH2F2的流速可以在约10sccm和约200sccm之间的范围内，并且N2的流速可以在约50sccm和约100sccm之间的范围内。在蚀刻工艺期间，封装组件100可以保持在约30℃和约60℃之间的范围内的温度。在蚀刻工艺中，可以从蚀刻气体产生等离子体。用于蚀刻的电源的射频(RF)功率可以低于约700瓦，并且工艺气体的压力在约15mTorr和约30mTorr的范围内。这些是示例，并且其他蚀刻工艺或蚀刻参数是可能的。
接下来，参考图3，执行蚀刻工艺以蚀刻穿过蚀刻停止层32并暴露导电填充材料28。在一些情况下，当蚀刻停止层32的蚀刻包括湿法蚀刻工艺时，蚀刻工艺还可以称为湿法清洁工艺。根据本公开的一些实施例，蚀刻工艺使用包括乙二醇、二甲基硫醚、胺、H2O2等、或其组合的溶液。例如，乙二醇可以用作表面活性剂，二甲基硫醚可以用作溶剂，胺可以用于去除封装组件100的表面上不希望的有机残留物，和/或H2O2和胺的组合可以用于蚀刻该蚀刻停止层32。
转到图4，根据一些实施例，金属粘附层46被沉积在导电填充材料28的暴露表面上。如图4所示，金属粘附层46可以作为毯式层或共形层而沉积在通孔开口42内以及金属硬掩模37(在存在的情况下)上。金属粘附层46具有改善第一导电特征(例如导电填充材料28)和第二导电特征(例如图9所示的导电材料56)之间的粘附性的作用。例如，当在导电特征之间不存在阻挡层(例如图7所示的扩散阻挡层26或阻挡层50)时，金属粘附层46可以改善导电特征之间的界面。在一些情况下，金属粘附层46的使用可以改善导电特征之间的界面的热稳定性，这减少了界面劣化或分离(例如“上拉(pull-up)”)的机会。以这种方式，可以提高导电特征之间的连接的良率或可靠性。
在一些实施例中，金属粘附层46可以是诸如钴、钌、锰等、或其组合之类的材料。例如，金属粘附层46可以是形成在铜的导电填充材料28之上的钴，或者可以是形成在钌的导电填充材料28之上的锰，但在这些示例以外，其他材料也可以用于金属粘附层46和/或导电填充材料28。可以使用诸如物理气相沉积(PVD)等之类的适当技术来沉积金属粘附层46。
在一些实施例中，金属粘附层46可以形成为具有在约
Figure BDA0002780153770000071
和约
Figure BDA0002780153770000072
之间的厚度T2。厚度T2可以小于、大约等于、或大于蚀刻停止层32的厚度T1。在一些实施例中，类似于一些PVD工艺的定向沉积工艺可以形成在横向表面(lateral surface)上的厚度比在侧壁上的厚度更大的金属粘附层46，如图4中所示。例如，金属粘附层46可以形成为在横向表面上(例如在导电填充材料28上)具有厚度T2，并且在侧壁上具有厚度T3，该厚度T3大约等于或小于厚度T2。在一些实施例中，侧壁上的金属粘附层46的厚度T3可以在约
Figure BDA0002780153770000081
和约
Figure BDA0002780153770000082
之间。其他厚度或厚度的组合是可能的。
转到图5，执行蚀刻工艺以使金属粘附层46变薄。该蚀刻工艺可以减小导电填充材料28上的金属粘附层46的厚度。例如，该蚀刻工艺可以将导电填充材料28上的金属粘附层46的厚度减小到厚度T4，该厚度T4小于沉积的厚度T2。在一些情况下，在蚀刻工艺之后，导电填充材料28上的金属粘附层46的厚度T4可以在约
Figure BDA0002780153770000083
和约
Figure BDA0002780153770000084
之间，但是其他厚度是可能的。厚度T4可以小于、大约等于、或大于蚀刻停止层32的厚度T1。例如，图5示出了其中金属粘附层46的厚度小于蚀刻停止层32的厚度的实施例，但是图17A-C示出了其中一些或全部金属粘附层46的厚度大于蚀刻停止层32的厚度的实施例。在蚀刻工艺之后，导电填充材料28上的金属粘附层46可以具有平坦表面、凸表面、凹表面、或不规则表面，以下针对图17A-C更详细地描述。在其中金属粘附层46被沉积为在侧壁上的厚度小于在横向表面上的厚度的一些实施例中，蚀刻工艺可以从通孔开口42的侧壁去除金属粘附层46，如图5所示。
使金属粘附层46变薄的蚀刻工艺可以包括适当的湿法蚀刻工艺或适当的干法蚀刻工艺。例如，蚀刻工艺可以是包括H2O、HNO3、HCl、H2O2等、或其组合的各向同性湿法蚀刻工艺。湿法蚀刻工艺还可以包括其他物质，例如乙二胺四乙酸(EDTA)、乙二醇四乙酸(EGTA)等、或它们的组合。例如，可以用于使钴的金属粘附层46变薄的湿法蚀刻工艺可以包括H2O、HNO3、和EDTA的混合物。在一些实施例中，湿法蚀刻工艺包括约0.1M的HNO3以及在约0.01M和约0.05M之间的EDTA的混合物，但是其他浓度或混合物是可能的。湿法蚀刻工艺可以在约25℃和约40℃之间的温度下被执行在约10秒和约60秒之间的持续时间。蚀刻工艺的这些和其他变化被认为在本公开的范围内。
转到图6，根据一些实施例，然后在金属粘附层46上形成牺牲层48。如图6所示，牺牲层48可以被沉积使得很少或没有牺牲层48的材料被形成在电介质层34的暴露表面上，将在下面更详细地描述。牺牲层48可以被形成为阻止、防止、或以其他方式抑制随后在金属粘附层46上形成阻挡层50(参见图7)。具体地，牺牲层48可以阻止在导电填充材料28之上的金属粘附层46上形成阻挡层50。通过阻止阻挡层50的形成，可以减小导电填充材料28与随后沉积的导电材料56(参见图9)之间的电阻。在一些实施例中，牺牲层48可以延伸穿过通孔开口42以完全覆盖金属粘附层46。在一些实施例中，牺牲层48被形成为具有在约0.5nm和约3nm之间的厚度T5。牺牲层48的顶表面可以在蚀刻停止层32的上方、下方、或与其大约齐平。在一些情况下，牺牲层48可以形成在通孔开口42内的蚀刻停止层32的侧壁表面上，如图6所示。
根据一些实施例，牺牲层48包括粘附或键合到金属粘附层46并且不粘附或键合到电介质层34和/或蚀刻停止层32的材料。例如，该材料可以与金属粘附层46的金属(例如钴)形成螯合键(chelation bond)，但是不与电介质层34形成键。以这种方式，随后形成的阻挡层50(参见图7)可以形成在电介质层34上，但被阻止形成在导电填充材料28上。此外，牺牲层48可以是随后形成的阻挡层50不可能或不能粘附或键合的材料。例如，该材料的化学结构可以是疏水的和/或包括阻挡层50的前体不可能或不能键合的非极性基团，或者该材料的化学结构可以抑制阻挡层50的前体由于位阻而发生的吸附。牺牲层48的材料可以选择为使得随后形成的阻挡层50的一种或多种前体在电介质层34上相比于在牺牲层48上具有高吸附选择性。例如，电介质层34上的吸附选择性相比于牺牲层48上的吸附选择性可以大于约5∶1。该选择性可以取决于所使用的各种材料和/或形成工艺。以这种方式，牺牲层48没有被阻挡层50覆盖(或仅部分地覆盖)，因此可以更容易地去除牺牲层48。牺牲层48可以通过诸如湿法化学浸泡或暴露于化学气体之类的合适技术来沉积，这可以取决于构成牺牲层48的(一种或多种)特定材料。
作为第一示例，牺牲层48可以包括化学式为C6H4N3H的苯并三唑(BTA)。BTA分子的第一侧具有可以与金属(例如钴)键合的三个氮原子，并且第二侧具有阻挡层50的一些前体无法与其键合的疏水性苯并环。BTA分子的第一侧可以键合到金属粘附层46，而第二侧突出并阻止前体键合到金属粘附层46。以这种方式，牺牲层48包括BTA单层或多个BTA单层，其可以防止阻挡层50形成在金属粘附层46上或牺牲层48上。在一些实施例中，可以通过将封装组件100浸泡在含有BTA的湿法化学溶液中而由BTA形成牺牲层48。例如，BTA可以是含有H2O和/或H2O2的溶液的一部分，但可以使用具有其他组成的溶液。可以将溶液加热至在约25℃和约50℃之间的温度，并且可以将封装组件100浸泡在约10秒和约60秒之间的持续时间。在封装组件100浸泡在溶液中之后，可以对封装组件100执行湿法清洁工艺。可以使用除这些之外的其他溶液、工艺条件或技术来形成包括BTA的牺牲层48。所描述的材料和沉积技术是示例，并且牺牲层48可以使用湿法化学浸泡工艺而由其他材料形成，例如硫醇、磷酸盐等、其他材料、或其组合。
作为第二示例，牺牲层48可以包括化学式为C10H18的5-癸炔。5-癸炔分子可以与金属(例如钴)和其他5-癸炔分子形成键，但是5-癸炔分子不会键合到电介质层34。此外，阻挡层50的前体不与5-癸炔分子形成键。例如，5-癸炔具有-CH3基团的疏水性，因此5-癸炔不会键合到阻挡层50。以这种方式，包括5-癸炔分子层的牺牲层48可以防止阻挡层50形成在金属粘附层46上或牺牲层48上。在一些实施例中，可以通过将封装组件100暴露于包括5-癸炔分子的气体混合物而由5-癸炔形成牺牲层48。例如，5-癸炔可以是包括载气(例如He、Ar等)的气体混合物的一部分，但是可以使用其他混合物。气体混合物可以以在约600sccm和约3000sccm之间的流速流入工艺室中，持续时间在约10秒和约120秒之间。可以使用在约100℃和约350℃之间的工艺温度，并且可以使用在约1Torr和约30Torr之间的工艺压力。可以使用除这些以外的其他气体混合物、工艺条件或技术来形成包括5-癸炔的牺牲层48。所描述的材料和沉积技术是示例，并且牺牲层48可以使用气体沉积工艺而由其他材料形成，例如由其他炔烃、烯烃的衍生物、气相BTA等、气相己烷等、或其组合形成。
转到图7，根据一些实施例，在通孔开口42内的表面上沉积导电阻挡层50。阻挡层50具有防止随后沉积的导电材料56(图9)中的原子扩散到电介质层34中的作用。阻挡层50被形成在电介质层34和蚀刻停止层32的暴露表面之上，但通过牺牲层48而被阻止形成在通孔开口42内的金属粘附层46上。另外，如前所述，阻挡层50未显著形成在牺牲层48的暴露表面上。阻挡层50可以包括阻挡材料，例如钛、氮化钛、钽、氮化钽等、或其组合。在一些实施例中，阻挡层50可以是类似于扩散阻挡层26的材料。
在一些实施例中，可以使用诸如ALD工艺和/或CVD工艺之类的适当工艺来沉积阻挡层50。在一些情况下，与诸如PVD工艺之类的其他工艺相比，使用ALD工艺或CVD工艺形成阻挡层50可以允许更好的覆盖率和更好的一致性。例如，阻挡层50可以包括使用ALD工艺沉积的TaN。TaN的前体可以包括例如五角二甲基氨基钽(“PDMAT”)作为第一前体(化学式为C10H30N5Ta)，并且包括氨作为第二前体(化学式为NH3)。在其他实施例中，阻挡层50可以包括不同的材料和/或不同的前体。在一些实施例中，可以在与形成牺牲层48和/或金属粘附层46相同的工艺室中执行对阻挡层50的沉积。在一些实施例中，阻挡层50可以形成为具有在约
Figure BDA0002780153770000111
和约
Figure BDA0002780153770000112
之间的厚度T6。
转到图8，根据一些实施例，去除牺牲层48。在一些实施例中，用于去除牺牲层48的工艺还使阻挡层50致密化。致密化之后的阻挡层50在本文中被称为致密化阻挡层50’或阻挡层50’，并且在图8和后续附图中类似地标识。去除工艺可以例如通过从阻挡层50驱动氮来将阻挡层50致密化为致密化阻挡层50’。使阻挡层50致密化的去除工艺可以包括例如热处理或等离子体处理，例如原位H2或Ar等离子体处理，将在下面更描述。在去除牺牲层48之后，阻挡层50’可以与金属粘附层46分开距离T5’，该距离T5’大约等于牺牲层48的厚度T5。例如，距离T5’可以在约0.5nm和约3nm之间，但是其他距离是可能的。如图8所示，去除牺牲层48可以暴露蚀刻停止层32的先前被牺牲层48覆盖的侧壁。
在一些实施例中，去除牺牲层48的去除工艺包括热处理，例如退火工艺。例如，退火工艺可以包括在约250℃和约400℃之间的温度下，在退火室内将封装组件100退火约30秒至约300秒之间的持续时间。在退火工艺期间，封装组件100可以暴露于一种或多种气体，例如惰性气体(例如He、Ar等)、还原性气体(例如H2等)、或它们的组合。该(一种或多种)气体可以以在约600sccm和约3000sccm之间的流速流入到退火室中。在退火工艺期间，退火室的压力可以在约1Torr和约30Torr之间。包括退火工艺的去除工艺可以具有除这些之外的其他退火参数。在一些实施例中，退火室是与用于沉积阻挡层50的工艺室相同的室。
在一些实施例中，去除工艺包括等离子体处理。例如，等离子体处理可以包括将封装组件100暴露于一种或多种工艺气体(例如H2、NH3、Ar等、或其组合)的等离子体。该(一种或多种)工艺气体可以以在约600sccm至约3000sccm之间的流速流动。等离子体处理可以在约0.1Torr和约5Torr之间的压力下执行。在一些实施例中，使用在约100瓦和约600瓦之间的RF功率来产生等离子体。等离子体处理可以在约25℃和约400℃之间的温度下执行，并且可以被执行在约10秒和约30秒之间的持续时间。包括等离子体处理的去除工艺可以具有除这些以外的其他参数。在一些实施例中，使用与用于沉积阻挡层50相同的工艺室来执行等离子体处理。在一些实施例中，执行退火工艺或等离子体处理之一。在其他实施例中，执行退火工艺和等离子体处理两者，它们可以以任何顺序执行。
在一些情况下，如上所述的包括热处理和/或等离子体处理的去除工艺可以降低阻挡层50内的氮浓度，从而形成致密化阻挡层50’。致密化阻挡层50’可以更有效地阻止到电介质层34的扩散，因此可以提高器件性能。在一些情况下，去除工艺还可以减小阻挡层50的电阻率，这可以进一步提高器件性能。尽管附图示出了包括致密化阻挡层50’的实施例，但在其他实施例中，可以执行不使阻挡层50致密化的去除工艺。
转到图9，根据一些实施例，沉积导电材料56以填充通孔开口42。可以例如通过以下步骤来沉积导电材料56：使用PVD工艺执行毯式沉积以形成金属晶种层(例如铜层)，并且然后使用例如电镀、无电镀、沉积等来填充通孔开口42的其余部分。导电材料56可以包括铜、铜合金、钴、钨、钌等、其他金属、或其组合。导电材料56可以是与导电填充材料28相同的材料，或者可以是不同的材料。
通过阻止阻挡层50形成在导电填充材料28之上(参见图7)，在导电材料56和导电填充材料28之间形成“无阻挡”界面。在一些情况下，该无阻挡界面的接触电阻(Rc)小于在导电材料56和导电填充材料28之间存在阻挡层50的情况。在一些情况下，使用金属粘附层46而没有上覆的阻挡层50可以将接触电阻降低约20％至约40％之间。另外，通过在导电填充材料28上形成金属粘附层46，可以改善导电材料56和导电填充材料28之间的界面的热稳定性。以此方式，本文描述的技术可以允许通孔58与导电特征(例如导电特征30)之间的改善的接触电阻。如图9所示，由于阻挡层50’和金属粘附层46之间的分隔，导电材料56可以接触蚀刻停止层32的未被阻挡层50’覆盖的侧壁。以这种方式，导电材料56的部分可以在阻挡层50’和金属粘附层46之间延伸，并且导电材料56和导电填充材料28之间的界面可以形成为具有较大横向宽度。在一些情况下，增加界面的横向宽度可以降低界面的电阻。
转到图10，根据一些实施例，可以执行诸如化学机械平坦化(CMP)工艺、机械抛光工艺、和/或研磨工艺之类的平坦化工艺以去除导电材料56的多余部分，从而形成通孔58。通孔58包括阻挡层50’和导电材料56的其余部分。图10还示出了形成可选的电介质蚀刻停止层62，其覆盖并接触电介质层34和通孔58。根据一些实施例，电介质蚀刻停止层62由一层或多层金属氧化物、金属氮化物、金属碳氮化物、氮化硅等、或其组合形成。以这种方式，通孔58可以使用金属粘附层46而形成在导电特征30之上。
图11至图16示出了根据一些实施例的用于形成具有金属粘附层46(参见图16)的通孔58的第二工艺。图11至图16所示的工艺与图1至图10所示的第一工艺相似，不同之处在于金属粘附层46是使用选择性沉积工艺形成的，相比于电介质层34的表面，该选择性沉积工艺在导电填充材料28的表面上形成金属粘附层46的材料。图11来自图3所示的结构，在图3中导电填充材料28被暴露。可以重复图11-16中描述的工艺以形成附加金属化层，例如用于形成互连结构等。
图11示出了根据一些实施例的金属粘附层46的沉积。金属粘附层46可以是与先前针对图4描述的材料类似的材料。在图11所示的实施例中，使用选择性沉积工艺来沉积金属粘附层46，使得金属粘附层46的材料被形成在导电填充材料28上，并且没有或几乎没有金属粘附层46的材料被形成在电介质层34上。例如，导电填充材料28相比于电介质层34的沉积选择性可以大于约100：1，但其他选择性是可能的。在一些情况下，金属粘附层46的材料还可以形成在金属硬掩模37(如果存在的话)上。
在一些实施例中，金属粘附层46可以在导电填充材料28上沉积至厚度T7，其在约
Figure BDA0002780153770000141
和约
Figure BDA0002780153770000142
之间，但其他厚度是可能的。厚度T7可以小于、大约等于、或大于蚀刻停止层32的厚度T1。例如，图11示出了其中金属粘附层46的厚度小于蚀刻停止层32的厚度的实施例，但图17A-C示出了其中一些或全部金属粘附层46的厚度大于蚀刻停止层32的厚度的实施例。导电填充材料28上的金属粘附层46可以具有平坦表面、凸表面、凹表面、或不规则表面，下面针对图17A-C更详细地描述。
为了选择性地沉积金属粘附层46，可以使用适当的沉积工艺，例如ALD、PVD、CVD等。所使用的特定沉积工艺和/或所使用的前体可以取决于金属粘附层46、导电填充材料28、和/或电介质层34的特定材料。作为在导电填充材料28上选择性地沉积金属粘附层46的示例，可以使用CVD工艺来选择性地沉积钴的金属粘附层46。可以使用环戊二烯基二羰基钴(cyclopentadienylcobalt dicarbonyl，CpCo(CO)2)和另一种气体(例如H2、或H2和NH3的混合物)通过CVD工艺来沉积钴。可以使用在约150℃和约250℃之间的工艺温度，并且可以使用在约10Torr和约30Torr之间的工艺压力。在一些情况下，以这种方式沉积的钴可以沉积在电介质层34上，其厚度小于沉积在导电填充材料28上的钴的厚度的1％。作为另一示例，可以使用“CHORuS”(Ru(C7H10)(CO)3)或十二羰基三钌(triruthium dodecacarbonyl，Ru3(CO)12)来选择性地沉积钌的金属粘附层46。在一些实施例中，可以在沉积金属粘附层46之前在导电填充材料28上执行表面处理。该表面处理可以例如去除氧化、或以其他方式清洁导电填充材料28的表面，并且可以包括湿法化学处理和/或等离子体处理，例如将导电填充材料28的表面暴露于氢等离子体等。这些是示例，并且在其他实施例中可以使用其他材料、前体、气体、和/或工艺参数。
转到图12，根据一些实施例，然后在金属粘附层46上形成牺牲层48。牺牲层48可以类似于针对图6描述的牺牲层48，并且可以以类似的方式形成。例如，牺牲层48可以选择性地沉积在金属粘附层46上。牺牲层48可以被形成以阻止、防止、或以其他方式抑制在金属粘附层46上随后形成阻挡层50(参见图13)。在一些实施例中，牺牲层48被形成为具有在约0.5nm和约3nm之间的厚度T8。牺牲层48的顶表面可以在蚀刻停止层32的上方、下方、或与其大约齐平。在一些情况下，牺牲层48可以形成在通孔开口42内的蚀刻停止层32的侧壁表面上，如图12所示。
转到图13，根据一些实施例，导电阻挡层50沉积在通孔开口42内的表面上。阻挡层50可以类似于针对图7描述的阻挡层50，并且可以以类似的方式形成。阻挡层50被形成在电介质层34和蚀刻停止层32的暴露表面之上，但通过牺牲层48而被阻止形成在通孔开口42内的金属粘附层46上。另外，如前所述，阻挡层50可以不显著地形成在牺牲层48的暴露表面上。如图13所示，阻挡层50还可以形成在金属硬掩模37(如果存在的话)之上。在一些实施例中，可以在与形成牺牲层48和/或金属粘附层46相同的工艺室中执行阻挡层50的沉积。在一些实施例中，阻挡层50可以形成为具有在约
Figure BDA0002780153770000151
和约
Figure BDA0002780153770000152
之间的厚度T9。
转到图14，根据一些实施例，去除牺牲层48。可以使用类似于先前针对图8所述的技术的技术来去除牺牲层48。去除工艺可以通过例如使用类似于先前所述的热处理或等离子体处理从阻挡层50驱动氮，来将阻挡层50致密化为致密化阻挡层50’。在其他实施例中，去除工艺不会使阻挡层50致密化。在去除牺牲层48之后，阻挡层50’可以与金属粘附层46分开距离T8’，该距离T8’大约等于牺牲层48的厚度T8。例如，距离T8’可以在约0.5nm至约3nm之间，但其他距离是可能的。如图8所示，去除牺牲层48可以暴露蚀刻停止层32的先前被牺牲层48覆盖的侧壁。
转到图15，根据一些实施例，沉积导电材料56以填充通孔开口42。导电材料56可以类似于针对图9描述的导电材料56，并且可以以类似的方式形成。在图16中，根据一些实施例，可以执行平坦化工艺以去除导电材料56的多余部分，从而形成通孔58。图16还示出了形成可选的电介质蚀刻停止层62，其可以类似于针对图10所述的电介质蚀刻停止层62。以这种方式，通孔58可以使用通过选择性沉积工艺形成的金属粘附层46而形成在导电特征30之上。
转到图17A-C，根据一些实施例，示出了具有不同顶表面的金属粘附层46。图17A-C示出了类似于先前所示的横截面(例如图10或图16)的横截面的放大部分。图17A-C所示的金属粘附层46中的一些或全部的厚度大于蚀刻停止层32的厚度T1，但在其他实施例中，金属粘附层46中的一些或全部的厚度可以与蚀刻停止层32的厚度T1大约相同或小于蚀刻停止层32的厚度T1。图17A示出了其中金属粘附层46具有基本上平坦的顶表面的实施例。具有平坦表面的金属粘附层46可以例如通过共形沉积然后变薄(例如如图4-5所述)、或通过选择性沉积(例如如图11所述)来形成。图17B示出了其中金属粘附层46具有基本凸出的顶表面的实施例。具有凸表面的金属粘附层46可以例如通过选择性沉积(例如如图11所述)来形成。在一些情况下，凸形可以由于金属粘附层46的材料在电介质层34上的较小沉积速率而形成。图17C示出了其中金属粘附层46具有基本凹入的顶表面的实施例。具有凹表面的金属粘附层46可以例如通过共形沉积然后变薄(例如如图4-5所述)来形成。在一些情况下，凹形可以由于使金属粘附层46变薄的蚀刻工艺在电介质层34的表面附近(例如通孔开口42的侧壁附近)去除较少的材料而形成。在一些情况下，具有凹表面的金属粘附层46可以具有比具有凸表面的金属粘附层46更小的电阻。图17A-C所示的金属粘附层46的形状是示例，并且金属粘附层46可以形成为具有不同形状的顶表面，例如不规则形状或平坦表面、凸表面或凹表面的组合。
图18示出了其中在沉积导电材料56之前沉积附加金属粘附层60的实施例。附加金属粘附层60可以是诸如钴、钌等、或其组合之类的材料。附加金属粘附层60可以是与下面的金属粘附层46相同的材料或不同的材料。附加金属粘附层60可以使用诸如PVD、CVD、ALD等之类的适当的沉积工艺来形成，包括上述用于沉积金属粘附层46的技术。在一些实施例中，附加金属粘附层60可以形成为具有在约
Figure BDA0002780153770000171
和约
Figure BDA0002780153770000172
之间的厚度T10。在一些情况下，沉积附加金属粘附层60可以改善导电材料56和阻挡层50’之间的界面的粘附性和热稳定性。
图19示出了根据一些实施例的形成通孔的方法200的流程图。应理解，图19所示的实施例方法仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新布置和重复如图19所示的各个步骤。
参考图19，在步骤201，穿过电介质层蚀刻开口以暴露导电特征。这例如在图3中示出。在步骤202，在开口中的导电特征上沉积金属粘附层。这例如在其中共形地沉积金属粘附层的图4、或其中选择性地沉积金属粘附层的图11中示出。在步骤203，在开口中的金属粘附层上沉积牺牲层。这例如在图6或图12中示出。在步骤204，在开口中沉积阻挡层。这例如在图7或图13中示出。在步骤205，去除牺牲层。这例如在图8或图14中示出。在一些实施例中，去除牺牲层还使阻挡层致密化。在步骤206，在开口中的金属粘附层上沉积导电材料，从而形成通孔。这例如在图10或图16中示出。
本公开的实施例具有一些有利特征。通过使用牺牲层来阻止在导电特征上形成阻挡层，可以减小导电特征与上覆的导电材料之间的界面的接触电阻，这可以提高器件性能。另外，在导电特征和上覆的导电材料之间形成金属粘附层可以提高界面的热稳定性，这可以减少器件的时间相关介电击穿(TDDB)并提高良率。可以使用不同的工艺来形成金属粘附层，例如通过共形沉积工艺然后薄化工艺、或通过在导电特征上选择性地沉积金属粘附层的选择性沉积工艺。本文描述的技术可以用于形成各种导电特征，例如金属线、通孔、互连、后道工序(Back End of Line，BEOL)特征等。
根据本公开的一些实施例，一种结构包括：第一导电特征，在第一电介质层中；第二电介质层，在第一电介质层之上；以及第二导电特征，延伸穿过第二电介质层以实体接触第一导电特征，其中第二导电特征包括：金属粘附层，在第一导电特征之上并与第一导电特征实体接触；阻挡层，沿第二电介质层的侧壁延伸；以及导电填充材料，在金属粘附层和阻挡层之上延伸，其中导电填充材料的一部分在阻挡层和金属粘附层之间延伸。在实施例中，该结构包括蚀刻停止层，该蚀刻停止层在第一电介质层和第二电介质层之间，其中第二导电特征延伸穿过蚀刻停止层。在实施例中，金属粘附层的厚度小于蚀刻停止层的厚度。在实施例中，蚀刻停止层没有阻挡层。在实施例中，阻挡层包括氮化钽(TaN)。在实施例中，金属粘附层的顶表面是凹的。在实施例中，金属粘附层的顶表面是凸的。在实施例中，导电填充材料的在阻挡层和金属粘附层之间延伸的部分的厚度在0.5nm和约3nm之间。
根据本公开的一些实施例，一种集成电路结构包括：第一金属间电介质层(IMD)，在衬底之上；金属线，在第一IMD中；第二IMD，在第一IMD之上；以及通孔，在第二IMD中，其中，通孔与金属线实体接触，其中，通孔包括：填充材料，包括第一导电材料；第一粘附层，在填充材料和金属线之间延伸，其中，第一粘附层包括第二导电材料；以及扩散阻挡层，在填充材料和第二IMD之间延伸，其中，第一粘附层没有扩散阻挡层，其中，扩散阻挡层包括第三导电材料。在实施例中，第一导电材料是铜，并且第二导电材料是钴。在实施例中，第一粘附层的厚度在
Figure BDA0002780153770000181
和35
Figure BDA0002780153770000182
之间。在实施例中，该集成电路结构包括蚀刻停止层，该蚀刻停止层在金属线之上延伸，其中，通孔延伸穿过蚀刻停止层。在实施例中，蚀刻停止层的侧壁被第一粘附层覆盖。在实施例中，填充材料实体接触蚀刻停止层的侧壁。在实施例中，该集成电路结构包括第二粘附层，该第二粘附层在扩散阻挡层和第一粘附层之上延伸。在实施例中，第二粘附层包括第二导电材料。
根据本公开的一些实施例，一种形成半导体器件的方法包括：在第一电介质层中形成导电特征；在第一电介质层之上形成第二电介质层；穿过第二电介质层蚀刻开口，该蚀刻暴露导电特征的表面；在开口中沉积金属粘附层，其中，金属粘附层覆盖导电特征的暴露表面；在开口中沉积牺牲层，其中，相比于第二电介质层的表面，牺牲层选择性地形成在金属粘附层上；在开口中沉积阻挡层，其中，相比于牺牲层，阻挡层选择性地形成在第二电介质层的表面上；去除牺牲层；以及沉积导电材料以填充开口，其中，导电材料覆盖金属粘附层。在实施例中，牺牲层包括苯并三唑(BTA)。在实施例中，沉积金属粘附层包括化学气相沉积(CVD)工艺，相比于第二电介质层，该工艺选择性地在导电特征上形成金属粘附层。在实施例中，沉积金属粘附层包括在开口内共形地沉积金属粘附层，并且在沉积金属粘附层之后，执行蚀刻工艺以使金属粘附层变薄。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体结构，包括：第一导电特征，在第一电介质层中；第二电介质层，在所述第一电介质层之上；以及第二导电特征，延伸穿过所述第二电介质层以实体接触所述第一导电特征，其中，所述第二导电特征包括：金属粘附层，在所述第一导电特征之上并与所述第一导电特征实体接触；阻挡层，沿所述第二电介质层的侧壁延伸；以及导电填充材料，在所述金属粘附层和所述阻挡层之上延伸，其中，所述导电填充材料的一部分在所述阻挡层和所述金属粘附层之间延伸。
示例2是示例1所述的结构，还包括：蚀刻停止层，所述蚀刻停止层在所述第一电介质层和所述第二电介质层之间，其中，所述第二导电特征延伸穿过所述蚀刻停止层。
示例3是示例2所述的结构，其中，所述金属粘附层的厚度小于所述蚀刻停止层的厚度。
示例4是示例2所述的结构，其中，所述蚀刻停止层没有所述阻挡层。
示例5是示例1所述的结构，其中，所述阻挡层包括氮化钽(TaN)。
示例6是示例1所述的结构，其中，所述金属粘附层的顶表面是凹的。
示例7是示例1所述的结构，其中，所述金属粘附层的顶表面是凸的。
示例8是示例1所述的结构，其中，所述导电填充材料的在所述阻挡层和所述金属粘附层之间延伸的部分的厚度在0.5nm和约3nm之间。
示例9是一种集成电路结构，包括：第一金属间电介质层(IMD)，在衬底之上；金属线，在所述第一IMD中；第二IMD，在所述第一IMD之上；以及通孔，在所述第二IMD中，其中，所述通孔与所述金属线实体接触，其中，所述通孔包括：填充材料，包括第一导电材料；第一粘附层，在所述填充材料和所述金属线之间延伸，其中，所述第一粘附层包括第二导电材料；以及扩散阻挡层，在所述填充材料和所述第二IMD之间延伸，其中，所述第一粘附层没有所述扩散阻挡层，其中，所述扩散阻挡层包括第三导电材料。
示例10是示例9所述的集成电路结构，其中，所述第一导电材料是铜，并且所述第二导电材料是钴。
示例11是示例9所述的集成电路结构，其中，所述第一粘附层的厚度在
Figure BDA0002780153770000201
和
Figure BDA0002780153770000202
之间。
示例12是示例9所述的集成电路结构，还包括：蚀刻停止层，所述蚀刻停止层在所述金属线之上延伸，其中，所述通孔延伸穿过所述蚀刻停止层。
示例13是示例12所述的集成电路结构，其中，所述蚀刻停止层的侧壁被所述第一粘附层覆盖。
示例14是示例12所述的集成电路结构，其中，所述填充材料实体接触所述蚀刻停止层的侧壁。
示例15是示例9所述的集成电路结构，还包括：第二粘附层，所述第二粘附层在所述扩散阻挡层和所述第一粘附层之上延伸。
示例16是示例15所述的集成电路结构，其中，所述第二粘附层包括所述第二导电材料。
示例17是一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成导电特征；在所述第一电介质层之上形成第二电介质层；穿过所述第二电介质层蚀刻开口，所述蚀刻暴露所述导电特征的表面；在所述开口中沉积金属粘附层，其中，所述金属粘附层覆盖所述导电特征的暴露表面；在所述开口中沉积牺牲层，其中，相比于所述第二电介质层的表面，所述牺牲层选择性地形成在所述金属粘附层上；在所述开口中沉积阻挡层，其中，相比于所述牺牲层，所述阻挡层选择性地形成在所述第二电介质层的表面上；去除所述牺牲层；以及沉积导电材料以填充所述开口，其中，所述导电材料覆盖所述金属粘附层。
示例18是示例17所述的方法，其中，所述牺牲层包括苯并三唑(BTA)。
示例19是示例17所述的方法，其中，沉积所述金属粘附层包括化学气相沉积(CVD)工艺，所述工艺相比于所述第二电介质层选择性地在所述导电特征上形成所述金属粘附层。
示例20是示例17所述的方法，其中，沉积所述金属粘附层包括在所述开口内共形地沉积所述金属粘附层，并且在沉积所述金属粘附层之后，执行蚀刻工艺以使所述金属粘附层变薄。

Claims (10)

1.一种半导体结构，包括：
第一导电特征，在第一电介质层中；
第二电介质层，在所述第一电介质层之上；以及
第二导电特征，延伸穿过所述第二电介质层以实体接触所述第一导电特征，其中，所述第二导电特征包括：
金属粘附层，在所述第一导电特征之上并与所述第一导电特征实体接触；
阻挡层，沿所述第二电介质层的侧壁延伸；以及
导电填充材料，在所述金属粘附层和所述阻挡层之上延伸，其中，所述导电填充材料的一部分在所述阻挡层和所述金属粘附层之间延伸。
2.根据权利要求1所述的结构，还包括：蚀刻停止层，所述蚀刻停止层在所述第一电介质层和所述第二电介质层之间，其中，所述第二导电特征延伸穿过所述蚀刻停止层。
3.根据权利要求2所述的结构，其中，所述金属粘附层的厚度小于所述蚀刻停止层的厚度。
4.根据权利要求2所述的结构，其中，所述蚀刻停止层没有所述阻挡层。
5.根据权利要求1所述的结构，其中，所述阻挡层包括氮化钽(TaN)。
6.根据权利要求1所述的结构，其中，所述金属粘附层的顶表面是凹的。
7.根据权利要求1所述的结构，其中，所述金属粘附层的顶表面是凸的。
8.根据权利要求1所述的结构，其中，所述导电填充材料的在所述阻挡层和所述金属粘附层之间延伸的部分的厚度在0.5nm和约3nm之间。
9.一种集成电路结构，包括：
第一金属间电介质层(IMD)，在衬底之上；
金属线，在所述第一IMD中；
第二IMD，在所述第一IMD之上；以及
通孔，在所述第二IMD中，其中，所述通孔与所述金属线实体接触，其中，所述通孔包括：
填充材料，包括第一导电材料；
第一粘附层，在所述填充材料和所述金属线之间延伸，其中，所述第一粘附层包括第二导电材料；以及
扩散阻挡层，在所述填充材料和所述第二IMD之间延伸，其中，所述第一粘附层没有所述扩散阻挡层，其中，所述扩散阻挡层包括第三导电材料。
10.一种形成半导体器件的方法，所述方法包括：
在第一电介质层中形成导电特征；
在所述第一电介质层之上形成第二电介质层；
穿过所述第二电介质层蚀刻开口，所述蚀刻暴露所述导电特征的表面；
在所述开口中沉积金属粘附层，其中，所述金属粘附层覆盖所述导电特征的暴露表面；
在所述开口中沉积牺牲层，其中，相比于所述第二电介质层的表面，所述牺牲层选择性地形成在所述金属粘附层上；
在所述开口中沉积阻挡层，其中，相比于所述牺牲层，所述阻挡层选择性地形成在所述第二电介质层的表面上；
去除所述牺牲层；以及
沉积导电材料以填充所述开口，其中，所述导电材料覆盖所述金属粘附层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093813A (zh) * 2022-01-24 2022-02-25 澳芯集成电路技术(广东)有限公司 一种用于半导体器件的接触孔的制作方法
TWI833591B (zh) * 2022-08-03 2024-02-21 南亞科技股份有限公司 具有漏斗狀互連之金屬結構的製備方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
US20070205482A1 (en) * 2006-03-01 2007-09-06 International Business Machines Corporation Novel structure and method for metal integration
US20090209099A1 (en) * 2008-02-18 2009-08-20 Chen-Hua Yu Forming Diffusion Barriers by Annealing Copper Alloy Layers
US20100078818A1 (en) * 2008-09-30 2010-04-01 Tokyo Electron Limited Diffusion barrier and adhesion layer for an interconnect structure
US20100078821A1 (en) * 2008-09-30 2010-04-01 Volker Kahlert Metal cap layer with enhanced etch resistivity for copper-based metal regions in semiconductor devices
US20100081271A1 (en) * 2008-09-30 2010-04-01 Tokyo Electron Limited Method of forming a diffusion barrier and adhesion layer for an interconnect structure
US20120267788A1 (en) * 2011-04-21 2012-10-25 Globalfoundries Singapore Pte Ltd Hybrid TSV and Method for Forming the Same
US20140357078A1 (en) * 2013-05-29 2014-12-04 Globalfoundries Inc. Methods of forming conductive structures using a sacrificial material during an etching process that is performed to remove a metal hard mask
US20150270215A1 (en) * 2014-03-21 2015-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Via pre-fill on back-end-of-the-line interconnect layer
US20160126190A1 (en) * 2014-10-29 2016-05-05 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a conductive capping layer
US9589836B1 (en) * 2016-03-11 2017-03-07 Globalfoundries Inc. Methods of forming ruthenium conductive structures in a metallization layer
US10141260B1 (en) * 2017-05-26 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method for forming the same
US20200105592A1 (en) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Deposition of Metal Barrier in Damascene Processes

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US8241701B2 (en) 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
US7365001B2 (en) 2003-12-16 2008-04-29 International Business Machines Corporation Interconnect structures and methods of making thereof
DE102006056626A1 (de) * 2006-11-30 2008-06-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum selektiven Herstellen einer leitenden Barrierenschicht durch ALD
US20100081274A1 (en) 2008-09-29 2010-04-01 Tokyo Electron Limited Method for forming ruthenium metal cap layers
CN102376641B (zh) 2011-11-24 2013-07-10 上海华力微电子有限公司 铜填充硅通孔的制作方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9613852B2 (en) 2014-03-21 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10879107B2 (en) * 2018-11-05 2020-12-29 International Business Machines Corporation Method of forming barrier free contact for metal interconnects
US11362035B2 (en) * 2020-03-10 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for conductive via to decrease contact resistance

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
US20070205482A1 (en) * 2006-03-01 2007-09-06 International Business Machines Corporation Novel structure and method for metal integration
US20090209099A1 (en) * 2008-02-18 2009-08-20 Chen-Hua Yu Forming Diffusion Barriers by Annealing Copper Alloy Layers
US20100078818A1 (en) * 2008-09-30 2010-04-01 Tokyo Electron Limited Diffusion barrier and adhesion layer for an interconnect structure
US20100078821A1 (en) * 2008-09-30 2010-04-01 Volker Kahlert Metal cap layer with enhanced etch resistivity for copper-based metal regions in semiconductor devices
US20100081271A1 (en) * 2008-09-30 2010-04-01 Tokyo Electron Limited Method of forming a diffusion barrier and adhesion layer for an interconnect structure
US20120267788A1 (en) * 2011-04-21 2012-10-25 Globalfoundries Singapore Pte Ltd Hybrid TSV and Method for Forming the Same
US20140357078A1 (en) * 2013-05-29 2014-12-04 Globalfoundries Inc. Methods of forming conductive structures using a sacrificial material during an etching process that is performed to remove a metal hard mask
US20150270215A1 (en) * 2014-03-21 2015-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Via pre-fill on back-end-of-the-line interconnect layer
US20160126190A1 (en) * 2014-10-29 2016-05-05 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a conductive capping layer
US9589836B1 (en) * 2016-03-11 2017-03-07 Globalfoundries Inc. Methods of forming ruthenium conductive structures in a metallization layer
US10141260B1 (en) * 2017-05-26 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method for forming the same
US20200105592A1 (en) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Deposition of Metal Barrier in Damascene Processes
CN110970355A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 镶嵌工艺中金属阻挡层的选择性沉积
KR20200037053A (ko) * 2018-09-28 2020-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다마신 프로세스에서의 금속 장벽의 선택적 성막

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093813A (zh) * 2022-01-24 2022-02-25 澳芯集成电路技术(广东)有限公司 一种用于半导体器件的接触孔的制作方法
TWI833591B (zh) * 2022-08-03 2024-02-21 南亞科技股份有限公司 具有漏斗狀互連之金屬結構的製備方法

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