CN113782615A - 一种薄膜晶体管、制备方法以及显示面板 - Google Patents
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Abstract
本发明实施例公开了一种薄膜晶体管、制备方法以及显示面板。该薄膜晶体管包括：衬底；叠层设置在衬底表面的有源层、栅极、源极和漏极；有源层包括源区、漏区和沟道区，源区与源极连接，漏区与漏极连接，且源区、沟道区和漏区的导电率相等；源极和漏极，至少有1个在衬底上的投影和栅极在衬底上的投影无交叠；有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。本发明实施例提供的技术方案，无需对有源层进行高导化处理，简化了薄膜晶体管的制备工艺，降低了薄膜晶体管的制作成本。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种薄膜晶体管、制备方法以及显示面板。
背景技术
薄膜晶体管作为液晶、有机显示器的关键器件，对于显示器件的工作性能具有十分重要的作用。
现有的薄膜晶体管包括衬底，以及位于衬底表面叠层设置的有源层、栅极、源极和漏极，通常需要对有源层与源极相连的部分以及漏极与有源层相连的部分进行高导化处理，以提高有源层与源极相连的部分以及有源层与漏极相连的部分的导电率，以提高薄膜晶体管的响应速率。但是对有源层进行高导化处理的工艺比较繁琐，导致薄膜晶体管的制作成本过高。
发明内容
有鉴于此，本发明实施例提供了一种薄膜晶体管、制备方法以及显示面板，以简化薄膜晶体管的制备工艺，降低薄膜晶体管的制作成本。
本发明实施例提供了一种薄膜晶体管，包括：
衬底；
叠层设置在所述衬底表面的有源层、栅极、源极和漏极；
所述有源层包括源区、漏区和沟道区，所述源区与所述源极连接，所述漏区与所述漏极连接，且所述源区、所述沟道区和所述漏区的导电率相等；
所述源极和所述漏极，至少有1个在所述衬底上的投影和所述栅极在所述衬底上的投影无交叠；
所述有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
可选的，所述有源层的载流子迁移率大于或等于20cm2/(V·s)，且小于或等于100cm2/(V·s)。
可选的，所述有源层包括(AO)x(BO)y(RO)z，其中，x+y+z＝1；0.5≤x≤0.8，0≤y≤0.3，0.00001≤z≤0.05，所述A包括铟和/或锡，所述B包括锌、镓、钽以及铋中的至少一种，所述RO包括氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种。
可选的，所述源极和所述漏极，至少有1个和所述栅极位于同一层，且材料相同。
可选的，还包括栅极绝缘层；
所述有源层位于所述衬底的表面；
所述栅极绝缘层位于所述有源层远离所述衬底的表面，其中，所述栅极绝缘层设置有间隔设置的第一过孔和第二过孔；
所述栅极、所述源极和所述漏极位于所述栅极绝缘层远离所述衬底的表面，所述栅极位于所述源极和所述漏极之间，所述源极通过第一过孔与所述源区连接，所述漏极通过所述第二过孔与所述漏区连接。
可选的，还包括栅极绝缘层；
所述栅极、所述源极和所述漏极位于所述衬底的表面，所述栅极位于所述源极和所述漏极之间；
所述栅极绝缘层位于所述栅极远离所述衬底的表面，且覆盖所述源极和所述漏极，其中，所述栅极绝缘层设置有间隔设置的第一过孔和第二过孔；
所述有源层位于所述栅极绝缘层远离所述衬底的表面，所述源区通过所述第一过孔与所述源极连接，所述漏区通过所述第二过孔与所述漏极连接。
可选的，所述源极和所述漏极，至少有1个在所述衬底的投影和所述栅极在所述衬底的投影间隔的距离大于或等于0.5um，且小于或等于10um。
可选的，所述栅极在所述衬底的投影与所述漏极在所述衬底的投影间隔的距离与所述栅极在所述衬底的投影与所述源极在所述衬底的投影间隔的距离相等。
本发明实施例还提供了一种薄膜晶体管的制备方法，包括：
提供衬底；
在所述衬底的表面形成叠层设置的有源层、栅极、源极和漏极；
其中，所述有源层包括源区、漏区和沟道区，所述源区与所述源极连接，所述漏区与所述漏极连接，且所述源区、所述沟道区和所述漏区的导电率相等；
所述源极和所述漏极，至少有1个在所述衬底上的投影和所述栅极在所述衬底上的投影无交叠；
所述有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
本发明实施例还提供了一种显示面板，包括上述技术方案中任意所述的薄膜晶体管。
本发明实施例提供的技术方案，源极和漏极，至少有1个在衬底上的投影和栅极在衬底上的投影无交叠时，虽然在薄膜晶体管通电下，栅极在衬底的投影与漏极在衬底的投影间隔的区域和有源层在衬底的投影重叠的部分，受到电场的作用较小，但是有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。因此无需对有源层的源区和漏区进行高导化处理，简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
附图说明
图1为现有技术中的一种薄膜晶体管的结构示意图；
图2为本发明实施例提供的一种薄膜晶体管的结构示意图；
图3为本发明实施例提供的另一种薄膜晶体管的结构示意图；
图4为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图5为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图6为本发明实施例提供的一种薄膜晶体管的制备方法的流程图；
图7为图6中步骤120包括的一种流程示意图；
图8为图6中步骤120包括的另一种流程示意图；
图9-图13为本发明实施例提供的一种薄膜晶体管的制备方法各步骤对应的剖面图；
图14为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图15为本发明实施例提供的又一种薄膜晶体管的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如上述背景技术中所述，现有的薄膜晶体管的制备工艺比较繁琐，导致薄膜晶体管的制作成本过高。图1为现有技术中的一种薄膜晶体管的结构示意图。参见图1，发明人经过仔细研究发现，薄膜晶体管包括衬底10、栅极20、有源层30、源极40、漏极50和栅极绝缘层60，有源层30包括沟道区31、源区32和漏区33。由于有源层30的载流子浓度不是很高，为了提高薄膜晶体管的响应速度，需要对有源层30的源区32和漏区33进行高导化处理，使得源区32的导电率大于沟道区31的导电率，漏区33的导电率大于沟道区31的导电率。具体的，对有源层30内源区32和漏区33进行高导化处理的过程如下：需要在制备源极40和漏极50之前，在有源层30远离衬底10的表面形成覆盖沟道区31、源区32和漏区33的掩膜版；之后采用离子注入工艺对源区32和漏区33进行离子掺杂，使得源区32的导电率大于沟道区31的导电率，漏区33的导电率大于沟道区31的导电率；最后还需要去除有源层30表面的掩膜版。如上，现有技术的薄膜晶体管中，对有源层30内源区32和漏区33进行高导化处理的工艺比较繁琐，导致薄膜晶体管的制作成本过高。
针对上述技术问题，本发明实施例提供了如下技术方案：
图2为本发明实施例提供的一种薄膜晶体管的结构示意图。图3为本发明实施例提供的另一种薄膜晶体管的结构示意图。参见图2和图3，该薄膜晶体管包括：衬底10；叠层设置在衬底10表面的有源层30、栅极20、源极40和漏极50；有源层30包括源区32、漏区33和沟道区31，源区32与源极40连接，漏区33与漏极50连接，且源区32、沟道区31和漏区33的导电率相等；源极40和漏极50，至少有1个在衬底10上的投影和栅极20在衬底10上的投影无交叠；有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
示例性的，图2和图3中示出了栅极20在衬底10的投影与漏极50在衬底10的投影无交叠；以及栅极20在衬底10的投影与源极40在衬底10的投影无交叠的技术方案。本发明实施例还包括栅极20在衬底10的投影与漏极50在衬底10的投影无交叠；或者，栅极20在衬底10的投影与源极40在衬底10的投影无交叠的技术方案。
需要特别说明的是，有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3，远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。
具体的，有源层30包括源区32、漏区33和沟道区31，源区32、沟道区31和漏区33的导电率相等，即无需对源区32和漏区33进行高导化处理。
源极40和漏极50，至少有1个在衬底10上的投影和栅极20在衬底10上的投影无交叠时，使得在薄膜晶体管通电下，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的区域和有源层30在衬底10的投影重叠的部分，受到电场的作用较小，如果有源层30的载流子浓度小于1018/cm3，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的区域和有源层30在衬底10的投影重叠的部分因为载流子浓度不高，不支持载流子的快速迁移，甚至出现载流子不能在源区32和漏区33之间迁移的情况，从而使得薄膜晶体管的响应速度比较慢，不能满足使用需求。
本发明实施例提供的技术方案，源极40和漏极50，至少有1个在衬底10上的投影和栅极20在衬底10上的投影无交叠时，虽然在薄膜晶体管通电下，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的区域和有源层30在衬底10的投影重叠的部分，受到电场的作用较小，但是有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。因此无需对有源层30的源区32和漏区33进行高导化处理，简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
需要说明的是，源极40和漏极50，至少有1个在衬底10上的投影和栅极20在衬底10上的投影有交叠时，也可以采用本发明实施例提供的有源层30，以进一步提高薄膜晶体管的响应速度。
可选的，参见图2和图3，有源层30的载流子迁移率大于或等于20cm2/(V·s)，且小于或等于100cm2/(V·s)。
具体的，有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3，远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。本发明实施例中将有源层30的载流子迁移率限定在大于或等于20cm2/(V·s)，且小于或等于100cm2/(V·s)的范围内，可以进一步保证有源层30不进行高导化处理工艺的情况下，支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。
可选的，参见图2和图3，有源层30包括(AO)x(BO)y(RO)z，其中，x+y+z＝1；0.5≤x≤0.8，0≤y≤0.3，0.00001≤z≤0.05，A包括铟和/或锡，B包括锌、镓、钽以及铋中的至少一种，RO包括氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种。
具体的，铟和/或锡、锌、镓、钽以及铋中的至少一种以及组成的金属氧化物半导体有源层形成的薄膜晶体管具有优良的压电、光电、气敏和压敏等性能，在半导体领域具有广泛的发展前景。由金属氧化物半导体和稀土元素构成的氧化物(氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种)组成的有源层，可以使得有源层30的载流子浓度和载流子迁移效率有大幅度提升，使得薄膜晶体管中，在栅极20在衬底10的投影与漏极50在衬底10的投影无交叠；和/或，栅极20在衬底10的投影与源极40在衬底10的投影无交叠时，虽然在薄膜晶体管通电下，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的区域和有源层30在衬底10的投影重叠的部分，受到电场的作用较小，但是有源层30的载流子浓度足以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。因此无需对有源层30的源区32和漏区33进行高导化处理，简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。需要说明的是，本发明实施例的有源层30还可以包括除氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种之外的其它稀土元素氧化物。
可选的，参见图2和图3，源极40和漏极50，至少有1个和栅极20位于同一层，且材料相同。
示例性的，图2和图3中示出了栅极20和源极40位于同一层，且材料相同，以及栅极20和漏极50位于同一层，且材料相同的技术方案。本发明实施例还包括栅极20和源极40位于同一层，且材料相同；或者，栅极20和漏极50位于同一层，且材料相同的技术方案。
具体的，栅极20和源极40位于同一层，且材料相同，在形成栅极20和源极40时可以采用一张掩膜版对栅极20和源极40所在的金属膜层进行图形化得到间隔设置的栅极20和源极40，相比栅极20和源极40不是同层制作的技术方案，本发明实施例提供的技术方案减少了掩膜版使用的次数，进而简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
栅极20和漏极50位于同一层，且材料相同，在形成栅极20和漏极50时可以采用一张掩膜版对栅极20和漏极50所在的金属膜层进行图形化得到间隔设置的栅极20和漏极50，相比栅极20和漏极50不是同层制作的技术方案，本发明实施例提供的技术方案减少了掩膜版使用的次数，进而简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
栅极20、源极40和漏极50位于同一层，且材料相同，在形成栅极20、源极40和漏极50时可以采用一张掩膜版对栅极20、源极40和漏极50所在的金属膜层进行图形化得到间隔设置的栅极20、源极40和漏极50，相比栅极20、源极40和漏极50不是同层制作的技术方案，本发明实施例提供的技术方案进一步减少了掩膜版使用的次数，进而简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
图4为本发明实施例提供的又一种薄膜晶体管的结构示意图。参见图4，栅极20、源极40和漏极50位于同一层，且材料相同，该薄膜晶体管还包括栅极绝缘层60；有源层30位于衬底10的表面；栅极绝缘层60位于有源层30远离衬底10的表面，其中，栅极绝缘层60设置有间隔设置的第一过孔61和第二过孔62；栅极20、源极40和漏极50位于栅极绝缘层60远离衬底10的表面，栅极20位于源极40和漏极50之间，源极40通过第一过孔61与源区32连接，漏极50通过第二过孔62与漏区33连接。
具体的，栅极20、源极40和漏极50同一层，且位于栅极绝缘层60远离衬底10的表面，栅极绝缘层60用于绝缘有源层30和栅极20，源极40通过第一过孔61与源区32连接，漏极50通过第二过孔62与漏区33连接，在薄膜晶体管通电状态下，载流子可以在源区32和漏区33之间迁移，以完成薄膜晶体管可以快速且正常运行。
图5为本发明实施例提供的又一种薄膜晶体管的结构示意图。参见图5，栅极20、源极40和漏极50位于同一层，且材料相同，该薄膜晶体管还包括栅极绝缘层60；栅极20、源极40和漏极50位于衬底10的表面，栅极20位于源极40和漏极50之间；栅极绝缘层位60于栅极20远离衬底10的表面，且覆盖源极40和漏极50，其中，栅极绝缘层60设置有间隔设置的第一过孔61和第二过孔62；有源层30位于栅极绝缘层60远离衬底10的表面，源区32通过第一过孔61与源极40连接，漏区33通过第二过孔62与漏极50连接。
具体的，栅极20、源极40和漏极50同一层，且位于衬底10的表面，栅极绝缘层60用于绝缘有源层30和栅极20，源区32通过第一过孔61与源极40连接，漏区33通过第二过孔62与漏极50连接，在薄膜晶体管通电状态下，载流子可以在源区32和漏区33之间迁移，以保证薄膜晶体管可以快速且正常运行。
可选的，参见图4和图5，源极40和漏极50，至少有1个在衬底10的投影和栅极20在衬底的投影间隔的距离大于或等于0.5um，且小于或等于10um。
具体的，栅极20、源极40和漏极50位于同一层，且材料相同，或者，栅极20和漏极50位于同一层，且材料相同时，栅极20在衬底10的投影与漏极50在衬底10的投影在无交叠的情况下，间隔的距离L1小于0.5um，通过光刻、显影和曝光工艺形成栅极20和漏极50的对应的掩膜版的掩膜图形的精度不容易保证。栅极20在衬底10的投影与漏极50在衬底10的投影在无交叠的情况下，间隔的距离L1大于10um，导致薄膜晶体管的横向尺寸太大，不利于形成小型化的薄膜晶体管。因此，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的距离L1大于或等于0.5um，且小于或等于10um，一方面可以提高通过光刻、显影和曝光工艺形成栅极20和漏极50的对应的掩膜版的掩膜图形的精度，另一方面可以保证薄膜晶体管的小型化。
具体的，栅极20、源极40和漏极50位于同一层，且材料相同，或者，栅极20和源极40位于同一层，且材料相同时，栅极20在衬底10的投影与源极40在衬底10的投影在无交叠的情况下，间隔的距离L2小于0.5um，通过光刻、显影和曝光工艺形成栅极20和源极40的对应的掩膜版的掩膜图形的精度不容易保证。栅极20在衬底10的投影与源极40在衬底10的投影在无交叠的情况下，间隔的距离L2大于10um，导致薄膜晶体管的横向尺寸太大，不利于形成小型化的薄膜晶体管。因此，栅极20在衬底10的投影与源极40在衬底10的投影间隔的距离L2大于或等于0.5um，且小于或等于10um，一方面可以提高通过光刻、显影和曝光工艺形成栅极20和源极40的对应的掩膜版的掩膜图形的精度，另一方面可以保证薄膜晶体管的小型化。
可选的，参见图2-图5，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的距离L1与栅极20在衬底10的投影与源极40在衬底10的投影间隔的距离L2相等。
具体的，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的距离L1与栅极20在衬底10的投影与源极40在衬底10的投影间隔的距离L2相等，简化了栅极20、源极40和漏极50布局上的复杂程度。
图14为本发明实施例提供的又一种薄膜晶体管的结构示意图。图15为本发明实施例提供的又一种薄膜晶体管的结构示意图。参见图14和图15，该薄膜晶体管还包括第一钝化层70、第二钝化层71、像素限定层80和像素电极90。像素限定层80用于限定显示面板的发光单元。
示例性的，第一钝化层70可以为无机层，例如是厚度为2000纳米的SiO2。第二钝化层71可以是厚度为1.2微米的有机层。像素电极90可以为导电玻璃(ITO)、或者以金属镍和金属铜为例的金属膜层。像素限定层80可以是厚度为1-3微米的有机层。
本发明实施例还提供了一种薄膜晶体管的制备方法的流程图。图6为本发明实施例提供的一种薄膜晶体管的制备方法的流程图。图9-图13为本发明实施例提供的一种薄膜晶体管的制备方法各步骤对应的剖面图。参见图6，该薄膜晶体管的制备方法包括如下步骤：
步骤110、提供衬底。
参见图9，提供衬底10。衬底10用于起到支撑作用。
步骤120、在衬底的表面形成叠层设置的有源层、栅极、源极和漏极。
其中，有源层包括源区、漏区和沟道区，源区与源极连接，漏区与漏极连接，且源区、沟道区和漏区的导电率相等。
源极和所述漏极，至少有1个在衬底上的投影和栅极在衬底上的投影无交叠。
有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
参见图2和图3，在衬底10的表面形成叠层设置的有源层30、栅极20、源极40和漏极50。有源层30包括源区32、漏区33和沟道区31，源区32与源极40连接，漏区33与漏极50连接，且源区32、沟道区31和漏区33的导电率相等；源极40和漏极50，至少有1个在衬底10上的投影和栅极20在衬底10上的投影无交叠；有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
示例性的，栅极20选取Mo电极、Al/Mo叠层电极或者Mo/Cu叠层电极，其中Mo电极的厚度为2000纳米；Al/Mo叠层电极中，Al的厚度为3000纳米，Mo厚度为300纳米；Mo/Cu叠层电极中，Mo厚度为200纳米，Cu的厚度为5000纳米。有源层30的厚度为3000纳米。
本发明实施例提供的技术方案，栅极20在衬底10的投影与漏极50在衬底10的投影无交叠；和/或，栅极20在衬底10的投影与源极40在衬底10的投影无交叠时，虽然在薄膜晶体管通电下，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的区域和有源层30在衬底10的投影重叠的部分，受到电场的作用较小，但是有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。因此无需对有源层30的源区32和漏区33进行高导化处理，简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
图7为图6中步骤120包括的一种流程示意图。可选的，参见图7，步骤120在衬底的表面形成叠层设置的有源层、栅极、源极和漏极包括：
步骤1201、在衬底的表面形成有源层。
参见图10，在衬底10的表面形成有源层30。
步骤1202、在有源层远离衬底的表面形成栅极绝缘层，其中，栅极绝缘层包括间隔设置的第一过孔和第二过孔。
参见图11，在有源层30远离衬底10的表面形成栅极绝缘层60，其中，栅极绝缘层60包括间隔设置的第一过孔61和第二过孔62。
步骤1203、在栅极绝缘层远离衬底的表面形成栅极、源极和漏极，其中，栅极位于源极和漏极之间，源极通过第一过孔与源区连接，漏极通过第二过孔与漏区连接。
参见图4，在栅极绝缘层60远离衬底10的表面形成栅极20、源极40和漏极50，其中，栅极20位于源极40和漏极50之间，源极40通过第一过孔61与源区32连接，漏极50通过第二过孔62与漏区33连接。
图8为图6中步骤120包括的另一种流程示意图。或者，可选的，参见图8，步骤120在衬底的表面形成叠层设置的有源层、栅极、源极和漏极包括：
步骤1204、在衬底的表面形成栅极、源极和漏极，其中，栅极位于源极和漏极之间。
参见图12，在衬底10的表面形成栅极20、源极40和漏极50，其中，栅极20位于源极40和漏极50之间。
步骤1205、在栅极远离衬底的表面形成栅极绝缘层，其中，栅极绝缘层覆盖源极和漏极，栅极绝缘层设置有间隔设置的第一过孔和第二过孔。
参见图13，在栅极20远离衬底10的表面形成栅极绝缘层60，其中，栅极绝缘层60覆盖源极40和漏极50，栅极绝缘层60设置有间隔设置的第一过孔61和第二过孔62。
步骤1206、在栅极绝缘层远离衬底的表面形成有源层，其中，源区通过第一过孔与源极连接，漏区通过第二过孔与漏极连接。
参见图5，在栅极绝缘层60远离衬底10的表面形成有源层30，其中，源区32通过第一过孔61与源极连接，漏区33通过第二过孔62与漏极50连接。
综上，步骤1201以及步骤1206形成有源层30的过程中，均没有对有源层30进行高导化处理，这是因为有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。因此无需对有源层30的源区32和漏区33进行高导化处理，简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。
示例性的，栅极绝缘层60选取SiNx/SiO叠层薄膜或者SiO2薄膜，其中SiNx的厚度为3000纳米，SiO的厚度为1000纳米，SiO2的厚度为1000纳米。
可选的，参见图2和图3，有源层30的载流子迁移率大于或等于20cm2/(V·s)，且小于或等于100cm2/(V·s)。
具体的，有源层30的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3远远大于现有技术中采用的有源层内的载流子浓度，可以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。本发明实施例中将有源层30的载流子迁移率限定在大于或等于20cm2/(V·s)，且小于或等于100cm2/(V·s)的范围内，可以进一步保证有源层30不进行高导化处理工艺的情况下，支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。
可选的，参见图2和图3，有源层包括(AO)x(BO)y(RO)z，其中，x+y+z＝1；0.5≤x≤0.8，0≤y≤0.3，0.00001≤z≤0.05，A包括铟和/或锡，B包括锌、镓、钽以及铋中的至少一种，RO包括氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种。
具体的，铟和/或锡、锌、镓、钽以及铋中的至少一种以及组成的金属氧化物半导体有源层形成的薄膜晶体管具有优良的压电、光电、气敏和压敏等性能，在半导体领域具有广泛的发展前景。由金属氧化物半导体和稀土元素构成的氧化物(氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种)组成的有源层，可以使得有源层30的载流子浓度和载流子迁移效率有大幅度提升，使得薄膜晶体管中，在栅极20在衬底10的投影与漏极50在衬底10的投影无交叠；和/或，栅极20在衬底10的投影与源极40在衬底10的投影无交叠时，虽然在薄膜晶体管通电下，栅极20在衬底10的投影与漏极50在衬底10的投影间隔的区域和有源层30在衬底10的投影重叠的部分，受到电场的作用较小，但是有源层30的载流子浓度足以支持载流子以较快的速度迁移，进而保证薄膜晶体管具有快速的响应速度。因此无需对有源层30的源区32和漏区33进行高导化处理，简化了薄膜晶体管的制备工艺，进而降低了薄膜晶体管的制作成本。需要说明的是，本发明实施例的有源层30还可以包括除氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种之外的其它稀土元素氧化物。
本发明实施例还提供了一种显示面板。该显示面板包括上述技术方案中任意所述的薄膜晶体管。
本发明实施例提供的显示面板可以应用于手机、电脑以及智能可穿戴设备等具有显示功能的显示设备中，本发明实施例对此不作限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括：
衬底；
叠层设置在所述衬底表面的有源层、栅极、源极和漏极；
所述有源层包括源区、漏区和沟道区，所述源区与所述源极连接，所述漏区与所述漏极连接，且所述源区、所述沟道区和所述漏区的导电率相等；
所述源极和所述漏极，至少有1个在所述衬底上的投影和所述栅极在所述衬底上的投影无交叠；
所述有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层的载流子迁移率大于或等于20cm2/(V·s)，且小于或等于100cm2/(V·s)。
3.根据权利要求1或2所述的薄膜晶体管，其特征在于，所述有源层包括(AO)x(BO)y(RO)z，其中，x+y+z＝1；0.5≤x≤0.8，0≤y≤0.3，0.00001≤z≤0.05，所述A包括铟和/或锡，所述B包括锌、镓、钽以及铋中的至少一种，所述RO包括氧化镨、氧化铽、氧化镝以及氧化镱中的至少一种。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极和所述漏极，至少有1个和所述栅极位于同一层，且材料相同。
5.根据权利要求4所述的薄膜晶体管，其特征在于，还包括栅极绝缘层；
所述有源层位于所述衬底的表面；
所述栅极绝缘层位于所述有源层远离所述衬底的表面，其中，所述栅极绝缘层设置有间隔设置的第一过孔和第二过孔；
所述栅极、所述源极和所述漏极位于所述栅极绝缘层远离所述衬底的表面，所述栅极位于所述源极和所述漏极之间，所述源极通过第一过孔与所述源区连接，所述漏极通过所述第二过孔与所述漏区连接。
6.根据权利要求5所述的薄膜晶体管，其特征在于，还包括栅极绝缘层；
所述栅极、所述源极和所述漏极位于所述衬底的表面，所述栅极位于所述源极和所述漏极之间；
所述栅极绝缘层位于所述栅极远离所述衬底的表面，且覆盖所述源极和所述漏极，其中，所述栅极绝缘层设置有间隔设置的第一过孔和第二过孔；
所述有源层位于所述栅极绝缘层远离所述衬底的表面，所述源区通过所述第一过孔与所述源极连接，所述漏区通过所述第二过孔与所述漏极连接。
7.根据权利要求5所述的薄膜晶体管，其特征在于，所述源极和所述漏极，至少有1个在所述衬底的投影和所述栅极在所述衬底的投影间隔的距离大于或等于0.5um，且小于或等于10um。
8.根据权利要求5所述的薄膜晶体管，其特征在于，所述栅极在所述衬底的投影与所述漏极在所述衬底的投影间隔的距离与所述栅极在所述衬底的投影与所述源极在所述衬底的投影间隔的距离相等。
9.一种薄膜晶体管的制备方法，其特征在于，包括：
提供衬底；
在所述衬底的表面形成叠层设置的有源层、栅极、源极和漏极；
其中，所述有源层包括源区、漏区和沟道区，所述源区与所述源极连接，所述漏区与所述漏极连接，且所述源区、所述沟道区和所述漏区的导电率相等；
所述源极和所述漏极，至少有1个在所述衬底上的投影和所述栅极在所述衬底上的投影无交叠；
所述有源层的载流子浓度大于或等于1018/cm3，且小于或等于1020/cm3。
10.一种显示面板，其特征在于，包括权利要求1-8任一所述的薄膜晶体管。
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Citations (2)
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|---|---|---|---|---|
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101641794A (zh) * | 2007-04-05 | 2010-02-03 | 富士胶片株式会社 | 有机电致发光显示装置和图案形成方法 |
| US20090127550A1 (en) * | 2007-11-15 | 2009-05-21 | Fujifilm Corporation | Thin film field effect transistor and display using the same |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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