CN113779912B - 一种芯片验证系统、方法、装置、电子设备及存储介质 - Google Patents
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Abstract
本发明实施例公开了一种芯片验证系统、方法、装置、电子设备及存储介质，系统包括验证模型模块、乱序缓冲模块、芯片任务执行模块以及结果比较模块；验证模型模块用于根据验证激励输出正序输出结果，并将正序输出结果发送至乱序缓冲模块；乱序缓冲模块用于对正序输出结果进行乱序处理，得到第一乱序输出结果，并将第一乱序输出结果发送至结果比较模块；芯片任务执行模块用于根据验证激励输出第二乱序输出结果，并将第二乱序输出结果发送至结果比较模块；结果比较模块用于根据第一乱序输出结果和第二乱序输出结果进行芯片验证。本发明实施例的技术方案能够简化验证模型的复杂度，同时提高芯片验证系统的可靠性和准确性。
Description
技术领域
本发明实施例涉及芯片技术领域，尤其涉及一种芯片验证系统、方法、装置、电子设备及存储介质。
背景技术
芯片验证的其中一个目的是检测芯片上运行的程序是否存在bug（漏洞），也即校验芯片功能是否正常。在芯片验证时，芯片验证系统的RTL（Register Transfer level，寄存器转换级电路）仿真器和验证模型执行验证激励，输出执行结果，芯片验证系统对RTL输出结果和验证模型输出的执行结果进行对比，实现对芯片的验证。伴随人工智能应用的兴起，高性能计算芯片的集成规模和设计复杂度与日俱增，指令集架构和流水线设计也呈现高度定制化发展的特点，其中乱序执行（也称错序执行，out-of-order execution，简称OoOE或OOE）流水线的设计方法成为芯片获取极致性能的重要手段。由于芯片在乱序执行过程中，指令输入的顺序和指令执行的顺序不一致，会极大的增加验证模型（也称参考模型，reference model）的复杂度，成为芯片验证的一个难点。
目前，传统的芯片验证系统对乱序执行的芯片进行验证时，需要在验证模型中把输入的指令序列先缓存起来，再按照一定的规则打乱后由验证模型乱序执行，从而获取验证模型的执行结果，同时还可以获取RTL的执行结果，并对RTL输出结果和验证模型输出的执行结果进行对比，实现对芯片的验证。也即，现有的芯片验证系统中，验证模型同样需要对验证激励输入的指令序列进行乱序处理。
发明人在实现本发明的过程中，发现现有技术存在如下缺陷：由于需要对验证模型缓存的指令序列进行打乱后执行，以使验证模型处理乱序的行为，增加了验证模型的复杂度，并且验证的逻辑和RTL的内部时序紧耦合，不利于维护。同时，由于验证模型和RTL都是乱序执行，无法保证指令流语义的正确性，容易出现验证模型和RTL设计相同，但同时都存在错误的情况，导致芯片存在问题的情况下依然验证通过，难以保证芯片验证系统的可靠性和准确性。
发明内容
本发明实施例提供一种芯片验证系统、方法、装置、电子设备及存储介质，能够简化验证模型的复杂度，同时提高芯片验证系统的可靠性和准确性。
第一方面，本发明实施例提供了一种芯片验证系统，包括验证模型模块、乱序缓冲模块、芯片任务执行模块以及结果比较模块；所述验证模型模块与所述乱序缓冲模块通信连接，所述乱序缓冲模块与所述结果比较模块通信连接，所述芯片任务执行模块与所述结果比较模块通信连接；其中：
所述验证模型模块用于根据验证激励输出正序输出结果，并将所述正序输出结果发送至所述乱序缓冲模块；
所述乱序缓冲模块用于对所述正序输出结果进行乱序处理，得到第一乱序输出结果，并将所述第一乱序输出结果发送至所述结果比较模块；
所述芯片任务执行模块用于根据所述验证激励输出第二乱序输出结果，并将所述第二乱序输出结果发送至所述结果比较模块；
所述结果比较模块用于根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
第二方面，本发明实施例还提供了一种芯片验证方法，包括：
获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；
获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；
根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
第三方面，本发明实施例还提供了一种芯片验证装置，包括：
第一乱序输出结果获取模块，用于获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；
第二乱序输出结果获取模块，用于获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；
芯片验证模块，用于根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
第四方面，本发明实施例还提供了一种电子设备，所述电子设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现本发明任意实施例所提供的芯片验证方法。
第五方面，本发明实施例还提供了一种计算机存储介质，其上存储有计算机程序，该程序被处理器执行时实现本发明任意实施例所提供的芯片验证方法。
本发明实施例通过验证模型模块、乱序缓冲模块、芯片任务执行模块以及结果比较模块构成一种芯片验证系统，以通过验证模型模块根据验证激励输出正序输出结果，并将正序输出结果发送至乱序缓冲模块。乱序缓冲模块可以对正序输出结果进行乱序处理，得到第一乱序输出结果，并将第一乱序输出结果发送至结果比较模块。同时，芯片任务执行模块根据验证激励输出第二乱序输出结果，并将第二乱序输出结果发送至结果比较模块。结果比较模块可以根据第一乱序输出结果和第二乱序输出结果进行芯片验证，解决现有芯片验证系统存在的验证模型的复杂度较高，且芯片验证系统的可靠性和准确性较低等问题，能够简化验证模型的复杂度，同时提高芯片验证系统的可靠性和准确性。
附图说明
图1是本发明实施例一提供的一种芯片验证系统的结构示意图；
图2是本发明实施例一提供的一种正序执行指令流的效果示意图；
图3是本发明实施例一提供的一种执行指令流的效果示意图；
图4是本发明实施例二提供的一种芯片验证系统的结构示意图；
图5是本发明实施例二提供的一种乱序缓存模块的刷新时序示意图；
图6是本发明实施例三提供的一种芯片验证方法的流程图；
图7是本发明实施例四提供的一种芯片验证装置的示意图；
图8为本发明实施例五提供的一种电子设备的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。
另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各项操作（或步骤）描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。此外，各项操作的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。
本发明实施例的说明书和权利要求书及附图中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述特定的顺序。此外术语“包括”和“具有”以及他们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有设定于已列出的步骤或单元，而是可包括没有列出的步骤或单元。
实施例一
图1是本发明实施例一提供的一种芯片验证系统的结构示意图，如图1所示，该芯片验证系统的结构包括：验证模型模块110、乱序缓冲模块120、芯片任务执行模块130以及结果比较模块140；验证模型模块110与乱序缓冲模块120通信连接，乱序缓冲模块120与结果比较模块140通信连接，芯片任务执行模块130与结果比较模块140通信连接；其中：
验证模型模块110用于根据验证激励输出正序输出结果，并将正序输出结果发送至乱序缓冲模块120；乱序缓冲模块120用于对正序输出结果进行乱序处理，得到第一乱序输出结果，并将第一乱序输出结果发送至结果比较模块140；芯片任务执行模块130用于根据验证激励输出第二乱序输出结果，并将第二乱序输出结果发送至结果比较模块140；结果比较模块140用于根据第一乱序输出结果和第二乱序输出结果进行芯片验证。
其中，验证模型模块110用于提供验证模型，以利用验证模型对验证激励进行响应。验证模型作为待测试芯片设计的软件实现，必须和待测试芯片设计的功能行为一致，所以验证模型也需要模拟待测试芯片设计的接口设计，根据激励产生的时序要求，去接收对应的数据和控制信号。验证激励也即对验证模型和RTL进行验证的指令序列。正序输出结果可以是验证模型模块110正序执行验证激励中各指令的指令执行结果按正序顺序排序所得到的输出结果。指令执行结果可以至少包括指令的执行结果（如计算的数值）以及结果需要写入的寄存器地址等。乱序缓冲模块120可以是对验证模型输出结果进行整理的模块，用于对验证模型模块110输出的结果进行乱序处理。第一乱序输出结果可以是乱序缓冲模块120输出的结果。芯片任务执行模块130则可以根据验证激励输出芯片的硬件执行结果，也即RTL结果。第二乱序输出结果可以是芯片任务执行模块130输出的结果，也即RTL结果，可以保证RTL输出的至少一条指令执行结果。结果比较模块140可以对验证模型和RTL的输出结果进行对比，实现对芯片的验证。
在本发明实施例中，芯片验证系统基于正序执行、乱序比对的原则进行芯片验证。具体的，验证模型模块110可以运行验证模型，验证模型无需乱序执行验证激励的指令序列，同时验证模型写入寄存器的寄存器文件也可以按照指令流的顺序去更新。也即，验证模型的运行和验证激励中输入指令流的顺序保持一致，实现验证模型的正序执行方式。当验证模型正序响应验证激励得到正序输出结果之后，即可将正序输出结果发送至乱序缓冲模块120。相应的，乱序缓冲模块120可以对验证模型输出的正序输出结果进行乱序处理，输出的结果作为第一乱序输出结果。所谓乱序处理也即按照指令执行周期的长短优先处理周期较短的指令。也即，乱序缓冲模块120可以将现有验证模型的乱序处理过程进行抽离解耦，验证模型无需乱序处理指令，简化了验证模型的复杂度。同时，乱序缓冲模块120的乱序处理方式与现有硬件乱序响应指令的方式原理相同，因此可以保证准确模拟验证模型的乱序执行结果。
与此同时，输入验证模型的验证激励也可以同时输入至芯片任务执行模块130，芯片任务执行模块130也即芯片的硬件DUT（Design under Test），可以乱序执行验证激励的指令序列，输出RTL结果作为第二乱序输出结果。
图2是本发明实施例一提供的一种正序执行指令流的效果示意图。在一个具体的例子中，如图2所示，inst A、inst B、inst C和inst D是四个指令，可以简称为指令A、B、C和D，且指令A、B、C和D的指令流顺序为A-B-C-D，也即A、B、C、D依次执行。假设指令A、B、C和D分别需要5、8、2和10个机器执行周期，并且执行完成之后，分别需要写入寄存器0、1、2和3。由于验证模型是正序执行，因此验证模型的写寄存器的顺序（如图2所示的Model执行顺序）为0-1-2-3，和指令顺序一致，从软件代码的角度，这也是期望的执行顺序。而芯片任务执行模块是乱序执行，其写寄存器的顺序（如图2所示的DUT执行顺序）为2-0-1-3。
图3是本发明实施例一提供的一种执行指令流的效果示意图。在一个具体的例子中，如图3所示，在上述示例的基础上，假设指令B的执行结果也需要写入寄存器2，从指令流逻辑语义上来说，指令C不能够提前于指令B先执行，即使它的执行周期比指令A和B都短，也要等到指令A和B执行完成后才执行，也即需要满足指令流逻辑语义的正确性。
由于本发明实施例中的验证模型是正序执行指令序列的，因此验证模型的执行结果符合指令流逻辑语义定义，而在比较时又通过乱序缓冲模块将其顺序打乱和RTL输出结果进行比较，因此本发明实施例所提供的芯片验证平台进行芯片验证时既能保证设计逻辑语义的正确性，又可以保证乱序的正确性，有效的解决了芯片验证中对于乱序执行流水线的验证这一难题。
相应的，当结果比较模块140接收到第一乱序输出结果和第二乱序输出结果之后，即可对第一乱序输出结果和第二乱序输出结果进行对比。如果第一乱序输出结果和第二乱序输出结果相同，则确认芯片功能通过验证；否则，确认芯片功能未通过验证。
可以理解的是，芯片验证系统的所有模块均可以集成在一个电子设备中，或者，芯片验证系统的验证模型模块、乱序缓冲模块以及结果比较模块可以集成在一个电子设备中，芯片任务执行模块作为外设与结果比较模块通信连接，只要能够实现芯片验证系统的功能即可，本发明实施例并不对芯片验证系统的实现方式进行限定。
本发明实施例中芯片验证系统的工作原理是：在验证模型和结果比较器、之间，增加一个乱序缓冲模块，用于对验证模型输出的指令序列的正序执行结果进行重新排序，实现乱序处理，然后再送到结果比较器和芯片的RTL的输出结果进行比对，简化了验证模型的设计复杂度，同时能够与RTL的实现解耦合，并保证指令流语义的正确性，从而提高芯片验证系统的可靠性和准确性。
本发明实施例通过验证模型模块、乱序缓冲模块、芯片任务执行模块以及结果比较模块构成一种芯片验证系统，以通过验证模型模块根据验证激励输出正序输出结果，并将正序输出结果发送至乱序缓冲模块，乱序缓冲模块可以对正序输出结果进行乱序处理，得到第一乱序输出结果，并将第一乱序输出结果发送至结果比较模块。同时，芯片任务执行模块根据验证激励输出第二乱序输出结果，并将第二乱序输出结果发送至结果比较模块。结果比较模块可以根据第一乱序输出结果和第二乱序输出结果进行芯片验证，解决现有芯片验证系统存在的验证模型的复杂度较高，且芯片验证系统的可靠性和准确性较低等问题，能够简化验证模型的复杂度，同时提高芯片验证系统的可靠性和准确性。
实施例二
图4是本发明实施例二提供的一种芯片验证系统的结构示意图，本实施例以上述实施例为基础进行具体化，在本实施例中，给出了验证模型模块以及乱序缓冲模块的具体可选的实现方式。相应的， 如图4所示，该芯片验证系统包括：验证模型模块110、乱序缓冲模块120、芯片任务执行模块130以及结果比较模块140；其中：
验证模型模块110可以包括功能逻辑单元111和指令记录单元112；功能逻辑单元111与指令记录单元112通信连接，其中：功能逻辑单元111用于响应验证激励，生成激励响应结果，并将激励响应结果发送至指令记录单元112；指令记录单元112用于按照指令正序执行顺序对激励响应结果进行标记，得到正序输出结果。
其中，功能逻辑单元111（Function logic）可以是完成一些特定功能操作的执行单元，特定功能操作例如可以包括但不限于计算、数据搬运、取指以及译码等。激励响应结果也即功能逻辑单元111对验证激励进行响应所得到的结果，也即验证激励中指令序列的执行结果。指令记录单元112可以用于对功能逻辑单元111输出的结果进行标记。
本发明实施例中的验证模型与现有的验证模型不同，除了包括正常执行指令序列的功能逻辑单元111，还在功能逻辑单元111的基础上增加了一个指令记录单元112。指令记录单元112可以对功能逻辑单元111响应验证激励得到的激励响应结果进行标记，以确定每个激励响应结果进行乱序处理时的参考依据。
由于验证模型基于正序执行，因此，功能逻辑单元111所输出的激励响应结果同样可以正序更新寄存器文件。也即，寄存器文件可以按照指令流的顺序去更新。
在本发明的一个可选实施例中，指令记录单元112具体可以用于：确定激励响应结果中各指令执行结果匹配的指令执行机器周期；根据各指令执行结果匹配的指令执行机器周期对激励响应结果中各指令执行结果进行标记，得到正序输出结果。
其中，指令执行结果也即激励响应结果中对应每条指令的响应结果。指令执行机器周期可以是每条指令执行时所需要的机器周期的数量。
具体的，指令记录单元112可以对功能逻辑单元111输出的激励响应结果中的每条指令执行结果打标签（tag），每条指令执行结果的标签可以保存该指令执行结果被执行时所需的机器周期信息。示例性的，第一条指令对应的指令执行结果0的tag为6，表明指令执行结果0需要6个机器周期完成。第6条指令对应的指令执行结果5的tag为3，表明指令执行结果5需要3个机器周期完成。每条指令执行结果的标签可以作为后续乱序缓冲模块120进行乱序处理的依据。
在本发明的一个可选实施例中，乱序缓冲模块120可以包括缓冲队列；乱序缓冲模块120具体可以用于：按照第一指令顺序将所述正序输出结果添加至所述缓冲队列；在确定达到芯片机器周期的情况下，更新所述缓冲队列中缓存的正序输出结果；按照第二指令顺序提取所述正序输出结果中的目标指令执行结果，并将所述目标指令执行结果发送至所述结果比较模块140。
其中，第一指令顺序可以是将正序输出结果添加至缓存队列的顺序。芯片机器周期也即待验证芯片预设的机器周期，第二指令顺序可以是从各正序输出结果中提取目标指令执行结果的顺序。目标指令执行结果可以标签数值为0的指令执行结果。
在本发明的一个可选实施例中，乱序缓冲模块120具体可以用于：在确定达到所述芯片机器周期的情况下，对所述缓冲队列中缓存的正序输出结果的当前指令执行机器周期进行更新；将所述正序输出结果中当前指令执行机器周期为目标数值的指令执行结果确定为所述目标指令执行结果。
其中，当前指令执行机器周期可以是正序输出结果中各指令执行结果当前标签保存的剩余待执行的机器周期的数量。可选的，目标数值可以为0。
图5是本发明实施例二提供的一种乱序缓存模块的刷新时序示意图。在一个具体的例子中，如图4和图5所示，第一指令顺序可以是从左到右的顺序，第二指令顺序可以是从右到左的顺序。相应的，乱序缓冲模块120可以通过缓冲队列（简称队列）缓存验证模型输出的正序输出结果。正序输出结果中各指令执行结果采用tag记录当前指令执行机器周期。示例性的，tag的数值为6，表明该指令执行结果还需要6个机器周期执行完成。如图5所示，cycle0 至cycle5是不同的时序下的缓冲队列的状态。一个cycle可以表示一个机器周期。缓冲队列的最大长度可以为芯片允许支持的最长指令的周期，也即缓冲队列长度可以为芯片最长流水线。在第一个芯片机器周期，缓冲队列缓冲了第一个tag为6的指令执行结果。在第二个芯片机器周期，缓冲队列更新第一个指令执行结果的tag为5，同时缓冲了第二个tag为2的指令执行结果。在第三个芯片机器周期，缓冲队列更新第一个指令执行结果的tag为4，更新第二个指令执行结果的tag为1，同时缓冲了第三个tag为3的指令执行结果，以此类推。
具体的，乱序缓冲模块120可以采用从左往右的顺序将正序输出结果中的各指令执行结果顺序添加至缓冲队列。也即，乱序缓冲模块120可以按照正序顺序缓存各指令执行结果。缓冲队列中各指令执行结果的标签可以按芯片机器周期进行更新。具体的，每到一个芯片机器周期，缓冲队列可以对各指令执行结果的标签所存储的当前指令执行机器周期进行减一的操作。当对缓冲队列中缓存的正序输出结果的当前指令执行机器周期更新完成后，乱序缓冲模块120可以检测各指令执行结果的标签，并将标签中数值为0的指令执行结果确定为目标指令执行结果，并将目标指令执行结果发送至结果比较模块140（图5称为比较器）和芯片任务执行模块130输出的结果进行对比。
可以理解的是，当缓冲队列的正序输出结果的当前指令执行机器周期更新完成后，缓冲队列中可能存在多个tag为0的目标指令执行结果。此时，缓冲队列可以取出全部的目标指令执行结果，并将全部的目标指令执行结果发送至结果比较模块140。如果芯片功能正常，则芯片任务执行模块130输出的第二乱序输出结果中指令执行结果的数量与目标指令执行结果数量相同，且芯片任务执行模块130输出的各指令执行结果与目标指令执行结果之间存在一一匹配对应的关系。如果芯片功能异常，则芯片任务执行模块130输出的第二乱序输出结果中指令执行结果的数量与目标指令执行结果数量不同，或虽然芯片任务执行模块130输出的第二乱序输出结果中指令执行结果的数量与目标指令执行结果数量相同，但芯片任务执行模块130输出的各指令执行结果与目标指令执行结果之间并不是一一匹配对应的，存在至少一组指令执行结果不匹配的情况。
在本发明的一个可选实施例中，乱序缓冲模块120还可以用于：在提取所述正序输出结果中的目标指令执行结果之后，对所述正序输出结果中的非目标指令执行结果进行补齐处理。
其中，非目标指令执行结果可以是当前指令执行机器周期不是目标数值的指令执行结果。
示例性的，如图5所示，假设在第4个芯片机器周期cycle3中出现目标指令执行结果，则可以按从右往左的顺序将目标指令执行结果取出，并删除缓存队列中的目标指令执行结果。此时，tag为2的指令执行结果可以右移补齐，填充目标指令执行结果的位置。
需要说明的是，当目标指令执行结果的数量为多个时，按照从右往左的顺序提取目标指令执行结果，并按照目标指令执行结果的提取顺序依次发送至结果比较器140，可以保证指令执行逻辑的正确性，使得目标指令执行结果的顺序与芯片任务执行模块130输出的指令执行结果的顺序相匹配。
另外需要说明的是，当目标指令执行结果的数量为多个时，各目标指令执行结果对应写入的寄存器通常不同。
采用上述技术方案，通过在验证模型中引入指令记录单元对验证模型输出的激励响应结果进行标记，并利用乱序缓冲模块的缓冲队列对标记的结果进行缓存和更新，以根据标记结果的更新情况确定需要提取的指令执行结果，实现了对验证模型输出结果的乱序处理，不仅可以降低验证模型的复杂度，同时能够提高芯片验证系统的可靠性和准确性。
实施例三
图6是本发明实施例三提供的一种芯片验证方法的流程图，本实施例可适用于对芯片验证情况，该方法可以由芯片验证装置来执行，该装置可以由软件和/或硬件的方式来实现，并一般可集成在电子设备中。相应的，如图6所示，该方法包括如下操作：
S310、获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到。
S320、获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果。
S330、根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
在本发明实施例中，芯片验证系统中的结果比较模块可以获取乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到的第一乱序输出结果，以及芯片任务执行模块用于根据验证激励输出的第二乱序输出结果，从而根据第一乱序输出结果和第二乱序输出结果进行芯片验证。如果第一乱序输出结果和第二乱序输出结果相同，则确认芯片功能通过验证；否则，确认芯片功能未通过验证。
可选的，验证模型模块可以包括功能逻辑单元和指令记录单元；所述功能逻辑单元与所述指令记录单元通信连接，其中：所述功能逻辑单元用于响应所述验证激励，生成激励响应结果，并将所述激励响应结果发送至所述指令记录单元；所述指令记录单元用于按照指令正序执行顺序对所述激励响应结果进行标记，得到所述正序输出结果。
可选的，所述指令记录单元具体用于：确定所述激励响应结果中各指令执行结果匹配的指令执行机器周期；根据各所述指令执行结果匹配的指令执行机器周期对所述激励响应结果中各所述指令执行结果进行标记，得到所述正序输出结果。
可选的，所述乱序缓冲模块包括缓冲队列；所述乱序缓冲模块具体用于：按照第一指令顺序将所述正序输出结果添加至所述缓冲队列；在确定达到芯片机器周期的情况下，更新所述缓冲队列中缓存的正序输出结果；按照第二指令顺序提取所述正序输出结果中的目标指令执行结果，并将所述目标指令执行结果发送至所述结果比较模块。
可选的，所述乱序缓冲模块具体用于：在确定达到所述芯片机器周期的情况下，对所述缓冲队列中缓存的正序输出结果的当前指令执行机器周期进行更新；将所述正序输出结果中当前指令执行机器周期为目标数值的指令执行结果确定为所述目标指令执行结果。
可选的，所述乱序缓冲模块还用于：在提取所述正序输出结果中的目标指令执行结果之后，对所述正序输出结果中的非目标指令执行结果进行补齐处理。
本发明实施例通过获取乱序缓冲模块输出的第一乱序输出结果和芯片任务执行模块输出的第二乱序输出结果，以根据第一乱序输出结果和第二乱序输出结果进行芯片验证，解决现有芯片验证系统存在的验证模型的复杂度较高，且芯片验证系统的可靠性和准确性较低等问题，能够简化验证模型的复杂度，同时提高芯片验证系统的可靠性和准确性。
需要说明的是，以上各实施例中各技术特征之间的任意排列组合也属于本发明的保护范围。
实施例四
图7是本发明实施例四提供的一种芯片验证装置的示意图，如图7所示，所述装置包括：第一乱序输出结果获取模块410、第二乱序输出结果获取模块420以及芯片验证模块430，其中：
第一乱序输出结果获取模块410，用于获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；
第二乱序输出结果获取模块420，用于获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；
芯片验证模块430，用于根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
本发明实施例通过获取乱序缓冲模块输出的第一乱序输出结果和芯片任务执行模块输出的第二乱序输出结果，以根据第一乱序输出结果和第二乱序输出结果进行芯片验证，解决现有芯片验证系统存在的验证模型的复杂度较高，且芯片验证系统的可靠性和准确性较低等问题，能够简化验证模型的复杂度，同时提高芯片验证系统的可靠性和准确性。
可选的，验证模型模块可以包括功能逻辑单元和指令记录单元；所述功能逻辑单元与所述指令记录单元通信连接，其中：所述功能逻辑单元用于响应所述验证激励，生成激励响应结果，并将所述激励响应结果发送至所述指令记录单元；所述指令记录单元用于按照指令正序执行顺序对所述激励响应结果进行标记，得到所述正序输出结果。
可选的，所述指令记录单元具体用于：确定所述激励响应结果中各指令执行结果匹配的指令执行机器周期；根据各所述指令执行结果匹配的指令执行机器周期对所述激励响应结果中各所述指令执行结果进行标记，得到所述正序输出结果。
可选的，所述乱序缓冲模块包括缓冲队列；所述乱序缓冲模块具体用于：按照第一指令顺序将所述正序输出结果添加至所述缓冲队列；在确定达到芯片机器周期的情况下，更新所述缓冲队列中缓存的正序输出结果；按照第二指令顺序提取所述正序输出结果中的目标指令执行结果，并将所述目标指令执行结果发送至所述结果比较模块。
可选的，所述乱序缓冲模块具体用于：在确定达到所述芯片机器周期的情况下，对所述缓冲队列中缓存的正序输出结果的当前指令执行机器周期进行更新；将所述正序输出结果中当前指令执行机器周期为目标数值的指令执行结果确定为所述目标指令执行结果。
可选的，所述乱序缓冲模块还用于：在提取所述正序输出结果中的目标指令执行结果之后，对所述正序输出结果中的非目标指令执行结果进行补齐处理。
上述芯片验证装置可执行本发明任意实施例所提供的芯片验证方法，具备执行方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本发明任意实施例提供的芯片验证方法。
实施例五
图8为本发明实施例五提供的一种电子设备的结构示意图。图8示出了适于用来实现本发明实施方式的示例性电子设备12的框图。图8显示的电子设备12仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图8所示，电子设备12以通用计算设备的形式表现。电子设备12的组件可以包括但不限于：一个或者多个处理器16，存储器28，连接不同系统组件（包括存储器28和处理器16）的总线18。
总线18表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构（Industry StandardArchitecture，ISA）总线，微通道体系结构（Micro Channel Architecture，MCA）总线，增强型ISA总线、视频电子标准协会（Video Electronics Standards Association，VESA）局域总线以及外围组件互连（Peripheral Component Interconnect，PCI）总线。
电子设备12典型地包括多种计算机系统可读介质。这些介质可以是任何能够被电子设备12访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
存储器28可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器（Random Access Memory，RAM）30和/或高速缓存存储器32。电子设备12可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。仅作为举例，存储系统34可以用于读写不可移动的、非易失性磁介质（图8未显示，通常称为“硬盘驱动器”）。尽管图8中未示出，可以提供用于对可移动非易失性磁盘（例如“软盘”）读写的磁盘驱动器，以及对可移动非易失性光盘（例如只读光盘（Compact Disc-Read Only Memory，CD-ROM）、数字视盘（Digital Video Disc-Read Only Memory，DVD-ROM）或者其它光介质）读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线18相连。存储器28可以包括至少一个程序产品，该程序产品具有一组（例如至少一个）程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组（至少一个）程序模块42的程序/实用工具40，可以存储在例如存储器28中，这样的程序模块42包括但不限于操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块42通常执行本发明所描述的实施例中的功能和/或方法。
电子设备12也可以与一个或多个外部设备14（例如键盘、指向设备、显示器24等）通信，还可与一个或者多个使得用户能与该电子设备12交互的设备通信，和/或与使得该电子设备12能与一个或多个其它计算设备进行通信的任何设备（例如网卡，调制解调器等等）通信。这种通信可以通过输入/输出（Input/Output，I/O）接口22进行。并且，电子设备12还可以通过网络适配器20与一个或者多个网络（例如局域网（Local Area Network，LAN），广域网Wide Area Network，WAN）和/或公共网络，例如因特网）通信。如图所示，网络适配器20通过总线18与电子设备12的其它模块通信。应当明白，尽管图8中未示出，可以结合电子设备12使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、（Redundant Arrays of Independent Disks，RAID）系统、磁带驱动器以及数据备份存储系统等。
处理器16通过运行存储在存储器28中的程序，从而执行各种功能应用以及数据处理，实现本发明实施例所提供的芯片验证方法：获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
实施例六
本发明实施例六还提供一种存储计算机程序的计算机存储介质，所述计算机程序在由计算机处理器执行时用于执行本发明上述实施例任一所述的芯片验证方法：获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
本发明实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器（RAM）、只读存储器（ReadOnly Memory，ROM）、可擦式可编程只读存储器（Erasable Programmable Read OnlyMemory，EPROM，或闪存）、光纤、便携式紧凑磁盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、电线、光缆、射频（Radio Frequency，RF）等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言，诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络，包括局域网（LAN）或广域网（WAN）连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种芯片验证系统，其特征在于，包括验证模型模块、乱序缓冲模块、芯片任务执行模块以及结果比较模块；所述验证模型模块与所述乱序缓冲模块通信连接，所述乱序缓冲模块与所述结果比较模块通信连接，所述芯片任务执行模块与所述结果比较模块通信连接；其中：
所述验证模型模块用于根据验证激励输出正序输出结果，并将所述正序输出结果发送至所述乱序缓冲模块；
所述乱序缓冲模块用于对所述正序输出结果进行乱序处理，得到第一乱序输出结果，并将所述第一乱序输出结果发送至所述结果比较模块；其中，所述乱序缓冲模块具体用于按照指令执行周期的长短优先处理周期较短的指令的方式对所述正序输出结果的乱序处理，得到所述第一乱序输出结果；
所述芯片任务执行模块用于根据所述验证激励输出第二乱序输出结果，并将所述第二乱序输出结果发送至所述结果比较模块；其中，所述芯片任务执行模块具体用于乱序执行所述验证激励的指令序列，输出RTL结果作为所述第二乱序输出结果；
所述结果比较模块用于根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
2.根据权利要求1所述的系统，其特征在于，所述验证模型模块包括功能逻辑单元和指令记录单元；所述功能逻辑单元与所述指令记录单元通信连接，其中：
所述功能逻辑单元用于响应所述验证激励，生成激励响应结果，并将所述激励响应结果发送至所述指令记录单元；
所述指令记录单元用于按照指令正序执行顺序对所述激励响应结果进行标记，得到所述正序输出结果。
3.根据权利要求2所述的系统，其特征在于，所述指令记录单元具体用于：
确定所述激励响应结果中各指令执行结果匹配的指令执行机器周期；
根据各所述指令执行结果匹配的指令执行机器周期对所述激励响应结果中各所述指令执行结果进行标记，得到所述正序输出结果。
4.根据权利要求1所述的系统，其特征在于，所述乱序缓冲模块包括缓冲队列；所述乱序缓冲模块具体用于：
按照第一指令顺序将所述正序输出结果添加至所述缓冲队列；
在确定达到芯片机器周期的情况下，更新所述缓冲队列中缓存的正序输出结果；
按照第二指令顺序提取所述正序输出结果中的目标指令执行结果，并将所述目标指令执行结果发送至所述结果比较模块。
5.根据权利要求4所述的系统，其特征在于，所述乱序缓冲模块具体用于：
在确定达到所述芯片机器周期的情况下，对所述缓冲队列中缓存的正序输出结果的当前指令执行机器周期进行更新；
将所述正序输出结果中当前指令执行机器周期为目标数值的指令执行结果确定为所述目标指令执行结果。
6.根据权利要求4或5所述的系统，其特征在于，所述乱序缓冲模块还用于：
在提取所述正序输出结果中的目标指令执行结果之后，对所述正序输出结果中的非目标指令执行结果进行补齐处理。
7.一种芯片验证方法，其特征在于，包括：
获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；其中，所述乱序缓冲模块具体用于按照指令执行周期的长短优先处理周期较短的指令的方式对所述正序输出结果的乱序处理，得到所述第一乱序输出结果；
获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；其中，所述芯片任务执行模块具体用于乱序执行所述验证激励的指令序列，输出RTL结果作为所述第二乱序输出结果；
根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
8.一种芯片验证装置，其特征在于，包括：
第一乱序输出结果获取模块，用于获取乱序缓冲模块输出的第一乱序输出结果；其中，所述第一乱序输出结果由所述乱序缓冲模块对验证模型模块根据验证激励输出的正序输出结果进行乱序处理得到；其中，所述乱序缓冲模块具体用于按照指令执行周期的长短优先处理周期较短的指令的方式对所述正序输出结果的乱序处理，得到所述第一乱序输出结果；
第二乱序输出结果获取模块，用于获取芯片任务执行模块根据所述验证激励输出的第二乱序输出结果；其中，所述芯片任务执行模块具体用于乱序执行所述验证激励的指令序列，输出RTL结果作为所述第二乱序输出结果；
芯片验证模块，用于根据所述第一乱序输出结果和所述第二乱序输出结果进行芯片验证。
9.一种电子设备，其特征在于，所述电子设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求7所述的芯片验证方法。
10.一种计算机存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求7所述的芯片验证方法。
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