CN102096619A - 一种基于tcp流的验证方法 - Google Patents

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纪奎
赵喜全
窦晓光
张英文
李静
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Abstract

本发明提供了一种基于TCP流的验证方法，激励器连续产生带约束的随机的基于TCP连接的网络包结构，包括各种异常连接情况，驱动逻辑工作，自动比较器接收逻辑输出结果保存在逻辑结果缓冲区中；连接管理模块进行连接状态记录，重排模块根据管理模块的结果进行乱序重排，自动比较器保存结果至期望缓冲区中；自动比较器自动比较结果缓冲区和期望缓冲区的结果，验证逻辑工作是否正确。本发明在板级测试之前，通过全面的逻辑功能验证，纠正潜在bug，提高设计质量，缩短项目开发时间。

Description

一种基于TCP流的验证方法
技术领域
本发明涉及集成电路验证领域，具体涉及一种基于TCP流的验证方法。
背景技术
由于现代FPGA器件的复杂度不断提高，FPGA设计也需要与之前ASSP和ASIC同样的全面功能验证。对于FPGA设计来说，在进行实际硬件调试前保证设计正确性对于项目成功仍然至关重要。在实际硬件调试前尽早发现并排除设计错误将会加快整个设计流程，提高准时发布产品的可能性，节约成本，并避免或减轻不必要的挫折感。
现在一般通用的逻辑测试手段是利用verilog语言，不能使用面向对象的思想进行编程，导致testbench编写不灵活。本测试平台利用systemVerilog语言的类C语法特性，灵活方便的编写测试平台，缩短测试周期同时使测试更全面。本测试增加自动比较机制，不只通过看波形得到bug，使测试更准备，更完备。
发明内容
本发明提供了一种基于TCP流的验证方法。
一种基于TCP流的验证方法，利用systemVerilog语言建立逻辑验证平台，包括激励产生器，流连接管理和流重排序模块，以及自动比较器；验证步骤如下：
A、激励器连续产生带约束的随机的基于TCP连接的网络包结构，包括各种异常连接情况，驱动逻辑工作；
B、流连接管理模块进行连接状态记录，流重排序模块根据管理模块的结果进行乱序重排，自动比较器保存结果至期望缓冲区中；
C、PCIE接收逻辑输出结果，并保存在输出结果缓冲区中。同时模仿主机行为，通过PCIE控制下发命令给各模块，配置使能信号等信息；
D、自动比较器接收期望缓冲区和逻辑输出结果缓冲区信息，自动进行比较，验证逻辑工作是否正确；
E、按照测例计划表，将所有测例测试完毕。
本发明在板级测试之前，通过全面的逻辑功能验证，纠正潜在bug，提高设计质量，缩短项目开发时间。
附图说明
图1是本发明结构图
具体实施方式
本技术方案利用systemVerilog语言建立逻辑验证平台，包括激励产生器，流管理和流排序实现，以及自动比较器。
(1)产生激励
激励器连续产生带约束的随机的基于TCP连接的网络包结构，包括各种异常连接情况，驱动逻辑工作。
(2)连接管理和乱序重排
连接管理模块进行连接状态记录，重排模块根据管理模块的结果进行乱序重排，自动比较器保存结果至期望缓冲区中；
(3)PCIE仿真模型接收逻辑输出结果
PCIE接收逻辑输出结果，并保存在输出结果缓冲区中。同时模仿主机行为，通过PCIE控制下发命令给各模块，配置使能信号等信息。
(4)自动比较
自动比较器接收期望缓冲区和逻辑输出结果缓冲区信息，自动进行比较，验证逻辑工作是否正确。(5)按照测例计划表，将所有测例测试完毕。

Claims (1)

1.一种基于TCP流的验证方法，其特征在于：利用systemVerilog语言建立逻辑验证平台，包括激励产生器，流连接管理和流重排序模块，以及自动比较器；验证步骤如下：
A、激励器连续产生带约束的随机的基于TCP连接的网络包结构，包括各种异常连接情况，驱动逻辑工作；
B、流连接管理模块进行连接状态记录，流重排序模块根据管理模块的结果进行乱序重排，自动比较器保存结果至期望缓冲区中；
C、PCIE接收逻辑输出结果，并保存在输出结果缓冲区中。同时模仿主机行为，通过PCIE控制下发命令给各模块，配置使能信号等信息；
D、自动比较器接收期望缓冲区和逻辑输出结果缓冲区信息，自动进行比较，验证逻辑工作是否正确；
E、按照测例计划表，将所有测例测试完毕。
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C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

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