CN113765524A - 低码率译码器 - Google Patents

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CN113765524A
CN113765524A CN202010577448.5A CN202010577448A CN113765524A CN 113765524 A CN113765524 A CN 113765524A CN 202010577448 A CN202010577448 A CN 202010577448A CN 113765524 A CN113765524 A CN 113765524A
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China
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decoding
processing unit
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variable node
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胡震宇
宋贺伦
吴涵
茹占强
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Suzhou Institute of Nano Tech and Nano Bionics of CAS
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Abstract

本申请公开了一种低码率译码器，其包括变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元等。本申请提供的低码率译码器能基于FPGA实现，其具有高速、高纠错能力等优点，最大工作频率可达235.76MHz、吞吐量可达225.54Mb/s，可以有效的提高超晶格密钥分发系统中纠错过程的速率，提高整个超晶格密钥分发系统的密钥分发速率，使超晶格密钥分发系统在安全素描(secure sketch)过程中拥有高纠错能力，从而很好的满足超晶格密钥分发系统在安全素描过程中特殊通信信道对纠错能力的要求。

Description

低码率译码器
技术领域
本申请涉及一种译码器，特别涉及一种基于FPGA实现的高速、具有高纠错能力的低码率译码器及其用途。
背景技术
信息安全如今已经变得越来越重要。半导体超晶格器件由于能够以很高的速度生成高质量的随机数，有人将它应用在信息安全领域，提出了一种基于半导体超晶格器件的密钥分发技术作为实现对称加密的无条件安全性的新方案。目前开展的超晶格器件的密钥分发系统，为实现密钥协商两端的数据完全同步，保密通信甲方通过生成器先产生密钥，并借助安全素描(secure sketch，属于fuzzy extractor过程)过程产生帮助文件(helpdata)传送给乙方，乙方利用帮助文件以及和生成器混沌同步的重构器，能够恢复出与甲方完全相同的数据序列。其中，安全素描(secure sketch)过程是超晶格密钥分发系统中构建模糊提取(fuzzy extractor)的步骤，它在超晶格密钥分发系统中的含义是密钥生成器生成有关输入w且不泄露w信息的公共信息(help data)，与生成器混沌同步的重构器能够生成一个接近w的值w′，利用w′和从公共信道接收到的help data可以准确恢复w的过程。
超晶格密钥分发系统中的安全素描(secure sketch)过程与数据通信系统结构相似，可以从纠错码的角度入手，将安全素描(secure sketch)过程视为在特殊的通信信道中对受到一定干扰的信号进行纠错，恢复信源信号的过程。纠错码技术作为保证信息可靠传输的有效手段被广泛应用于超晶格密钥分发系统的安全素描(secure sketch)过程中。目前超晶格密钥分发系统中采用的纠错方案是通过Matlab来实现BCH译码进行纠错。此方案的译码速度仅达1Kb/s，译码速度过慢，影响超晶格密钥分发速率，且依赖主机、不易于集成。因此需要设计其它译码方案来改善目前存在的问题。
改善超晶格密钥分发系统的纠错方案，选择合适的纠错码是非常重要的。LDPC(Low Density Parity Check)码最早于1962年由Gallager提出，是一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon极限的良好性能，而且具有结构灵活、译码复杂度低、易于在FPGA上实现等优点，是近些年来信道编码领域的热点之一。QC-LDPC(准循环LDPC)码由于其校验矩阵具有准循环性，硬件实现复杂度更低，被广泛应用于信道编码领域。BP(置信传播)译码算法是LDPC码的一种常见的软判决译码算法，不仅具有很好的译码性能，而且是一种并行译码算法，可以极大地提高译码速度。但由于BP译码算法需要大量的乘法计算单元，硬件实现上资源消耗较多，虽然能达到很高的性能，但难以应用到实际各种通信场合中。为了优化算法，引入了LLR-BP(对数域BP)译码算法，通过取对数，可以将乘法计算转换为对数域的加法计算，有利于硬件实现。LLR-BP译码算法在一定程度上降低了BP译码算法的复杂度，但由于其涉及到正切函数等运算。随着码长的增加，LLR-BP译码算法的复杂依旧较大。为了进一步简化译码算法的复杂度，由此产生了MS(最小和)译码算法。MS译码算法虽然复杂度最低，但由于其在译码算法过程中使用近似计算会导致较大误差，其译码性能受到一定程度的影响。有研究者引入了NMS(归一化最小和)译码算法，通过乘以归一化因子有效提高MS译码算法的性能，但是其仍不能满足超晶格密钥分发系统高纠错能力的要求。
发明内容
本申请的主要目的在于提供一种低码率译码器及其用途，从而克服现有技术的不足。
为了达到前述发明目的，本申请采用了以下方案：
本申请实施例提供了一种低码率译码器，其包括：变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元；所述校验节点信息存储模块接入外部数据，并分别与变量节点处理单元的输入端、校验节点处理单元的输出端、译码控制模块的输出端连接，所述变量节点信息存储模块分别与变量节点处理单元的输出端、校验节点处理单元的输入端、译码控制模块的输出端连接，同时所述变量节点信息存储模块还与译码输出单元的输入端连接。
在一些实施方式中，所述的低码率译码器还包括信号输入缓冲模块，所述信号输入缓冲模块接入所述外部数据，且输出端与所述校验节点信息存储模块的输入端连接，同时所述信号输入缓冲模块还与译码控制模块连接。
在一些实施方式中，所述译码输出单元包括译码存储模块和译码输出模块；所述译码存储模块的输入端与变量节点信息存储模块的输出端连接，输出端用于输出译码结果；所述译码存储模块还经所述译码输出模块与译码控制模块连接。
本申请实施例提供了一种低码率译码器，其包括：
变量节点处理单元，用于将来自校验节点信息存储模块的信息进行处理后再输送至变量节点信息存储模块，以及，用于在最后一次迭代完成时，将数据经变量节点信息存储模块传送至译码输出单元进行缓存；
校验节点处理单元，用于将来自变量节点信息存储模块的信息进行处理后再输送至校验节点信息存储模块；
变量节点信息存储模块，用于接收来自变量节点处理单元的信息、所述译码控制模块输入的迭代控制指令和读写地址，以及，用于分别向所述校验节点处理单元、译码输出单元输送信息；
校验节点信息存储模块，用于接收外部数据、译码控制模块输入的计算控制指令和读写地址、校验节点处理单元输出的信息，以及，用于向所述变量节点处理单元输送信息；
译码控制模块，用于在所述外部数据输入完毕后使所述译码器进行译码工作，以及，用于向所述校验节点信息存储模块、变量节点信息存储模块、译码输出单元分别输送计算控制指令和读写地址、迭代控制指令和读写地址、迭代结束指令；
译码输出单元，用于接收来自所述译码控制模块的迭代结束指令和来自所述变量节点信息存储模块的信息，以及，用于输出译码结果。
在一些实施方式中，所述的低码率译码器还包括：
信号输入缓冲模块，用于接收所述外部数据，并传输至校验节点信息存储模块，以及，用于在接收完所述外部数据后向译码控制模块发送反馈信号，从而启动所述译码工作。
在一些实施方式中，所述译码输出单元包括：
译码存储模块，用于缓存译码迭代结束后的译码数据；
译码输出模块，用于在接收到所述迭代结束指令后，发送使能信号及帧头给译码存储模块，使译码存储模块将缓存的译码结果进行输出。
在一些实施方式中，所述变量节点处理单元包括多个变量节点处理单元模块，该多个变量节点处理模块之间并行设置，每个变量节点处理模块工作时是串行处理数据的。
在一些实施方式中，所述校验节点处理单元包括多个校验节点处理单元模块，该多个校验节点处理模块之间并行设置，每个校验节点处理模块工作时是串行处理数据的。
在一些实施方式中，所述变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元中的一者或多者采用FPGA(Field-Programmable Gate Array，现场可编程门阵列)。
优选的，所述变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元均采用FPGA实现。
在一些实施方式中，所述变量节点处理单元模块和校验节点处理单元模块对输入的数据进行处理的方法包括：
1)依据下式进行初始化：
Figure BDA0002553935460000041
2)依据下式进行水平迭代，更新校验节点Cj：
Figure BDA0002553935460000042
3)依据下式进行垂直迭代，更新变量节点Vi：
Figure BDA0002553935460000043
4)依据下式进行后验信息的更新：
Figure BDA0002553935460000044
5)进行译码判决，其中当L(k)(qi)大于0，，译码输出
Figure BDA0002553935460000045
当L(k)(qi)小于0，，译码输出
Figure BDA0002553935460000046
并且，若译码结果
Figure BDA0002553935460000047
满足
Figure BDA0002553935460000048
或者达到最大迭代次数，则结束译码，将
Figure BDA0002553935460000049
作为译码结果输出，否则返回步骤2)继续迭代；
以上的L(Pi)表示信道初始化消息；Lk(rij)表示第k次迭代，第i个校验节点向第i个变量节点传递的校验消息；Lk(qij)表示第k次迭代，第i个变量节点向第i个校验节点传递的变量消息；Lk(qi)表示第k次迭代，第i个变量节点的后验消息；yi为接收信号；σ为高斯白噪声方差；α为归一化因子；Rj\i表示除Vi外，与Cj相邻的所有V的集合；Ci\j表示除Cj外，与Vi相邻的所有C的集合。
优选的，所述归一化因子的取值为0.75。
本申请实施例提供了一种超晶格密钥分发系统，包括安全素描单元，所述安全素描单元包括所述的低码率译码器。
与现有技术相比，本申请提供的低码率译码器能基于FPGA实现，具有高速、高纠错能力等优点，在应用时能够让超晶格密钥分发系统在安全素描过程中拥有高纠错能力，同时所述译码器的最大工作频率可达235.76MHz，译码器的吞吐量可达225.54Mb/s。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中多种译码算法的误码率仿真对比图；
图2是NMS算法的不同归一化因子下误码率的仿真对比图；
图3是本申请一典型实施例中一种LDPC译码器的整体结构图；
图4是本申请一典型实施例中变量节点处理单元模块的工作原理示意图；；
附图标记说明：1-变量节点处理单元1、2-校验节点处理单元、3-变量节点信息存储模块、4-校验节点信息存储模块、5-译码控制模块、6-译码输出单元、61-译码存储模块、62-译码输出模块62、7-信号输入缓冲模块、a-码字输入、b-接收输入数据、c-一帧数据缓冲、d-读写地址、e-计算控制指令、f-迭代控制指令、g-读写地址、h-迭代结束指令、j-帧头、k-使能、L-译码结果。
具体实施方式
如前所述，超晶格密钥分发系统比常规通信系统的传输信道误码率高，要求更高的纠错能力，但现有的超晶格密钥分发系统主要是通过Matlab实现BCH译码纠错，这样的方案译码速度仅达1Kb/s，译码速度过慢影响超晶格密钥分发速率，而且需要依赖主机环境，不易于集成。
鉴于现有技术存在的缺陷，本申请的发明人经长期研究和大量实践，得以提出本申请的技术方案。
为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的技术方案进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本申请的一个典型实施例提供了一种低码率译码器(LDPC译码器)，其结构参阅图3所示，包括：信号输入缓冲模块7、变量节点处理单元1、校验节点处理单元2、变量节点信息存储模块3、校验节点信息存储模块4，译码控制模块5和译码输出单元6；所述校验节点信息存储模块接入外部数据，并分别与变量节点处理单元的输入端、校验节点处理单元的输出端、译码控制模块的输出端连接，所述变量节点信息存储模块分别与变量节点处理单元的输出端、校验节点处理单元的输入端、译码控制模块的输出端连接，同时所述变量节点信息存储模块还与译码输出单元的输入端连接；所述信号输入缓冲模块接入所述外部数据，且输出端与所述校验节点信息存储模块的输入端连接，同时所述信号输入缓冲模块还与译码控制模块连接。
进一步的，所述译码输出单元包括译码存储模块61和译码输出模块62；所述译码存储模块的输入端与变量节点信息存储模块的输出端连接，输出端用于输出译码结果；所述译码存储模块还经所述译码输出模块与译码控制模块连接。
请继续参阅图3，在本实施例中，所述变量节点处理单元用于将来自校验节点信息存储模块的信息进行处理后再输送至变量节点信息存储模块，以及，用于在最后一次迭代完成时，将数据经变量节点信息存储模块传送至译码输出单元进行缓存。
在本实施例中，所述校验节点处理单元用于将来自变量节点信息存储模块的信息进行处理后再输送至校验节点信息存储模块。
在本实施例中，所述变量节点信息存储模块用于接收来自变量节点处理单元的信息、所述译码控制模块输入的迭代控制指令和读写地址，以及，用于分别向所述校验节点处理单元、译码输出单元输送信息。
在本实施例中，所述校验节点信息存储模块用于接收外部数据、译码控制模块输入的计算控制指令和读写地址、校验节点处理单元输出的信息，以及，用于向所述变量节点处理单元输送信息。
在本实施例中，所述译码控制模块用于在所述外部数据输入完毕后使所述译码器进行译码工作，以及，用于向所述校验节点信息存储模块、变量节点信息存储模块、译码输出单元分别输送计算控制指令和读写地址、迭代控制指令和读写地址、迭代结束指令。
在本实施例中，所述译码输出单元用于接收来自所述译码控制模块的迭代结束指令和来自所述变量节点信息存储模块的信息，以及，用于输出译码结果。
在本实施例中，所述信号输入缓冲模块用于接收所述外部数据，并传输至校验节点信息存储模块，以及，用于在接收完所述外部数据后向译码控制模块发送反馈信号，从而启动所述译码工作。
在本实施例中，所述译码存储模块用于缓存译码迭代结束后的译码数据，而所述译码输出模块用于在接收到所述迭代结束指令后，发送使能信号及帧头给译码存储模块，使译码存储模块将缓存的译码结果进行输出。
在本实施例中，所述变量节点处理单元包括多个变量节点处理单元模块(VNU1、...、VNUt)。该多个变量节点处理模块之间并行设置，且每个变量节点处理模块工作时是串行处理数据的。
在本实施例中，所述校验节点处理单元包括多个校验节点处理单元模块(CNU1、...、CNUt)。该多个校验节点处理模块之间并行设置，且每个校验节点处理模块工作时是串行处理数据的。
在本实施例中，所述变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元都可以通过FPGA实现。亦即，在本实施例中，所述LDPC译码器是基于FPGA实现的。
本实施例提供的基于FPGA的LDPC译码器可以实现码长为8192、码率为1/8，其能用于超晶格密钥分发系统纠错，并满足其所需要的高纠错能力。
本实施例中，通过综合考虑硬件实现复杂度与译码器性能，采用了NMS译码算法作为译码器算法，其复杂度与MS译码算法相似，但译码性能有显著提升(参阅图1)，而与BP、LLR-BP译码算法相比，只丢失很少的性能，却大幅简化了硬件实现的复杂度。
本实施例的LDPC译码器所采用NMS译码算法的具体步骤如下：
(1)初始化：
Figure BDA0002553935460000071
(2)水平迭代，更新校验节点Cj：
Figure BDA0002553935460000072
(3)垂直迭代，更新变量节点Vi：
Figure BDA0002553935460000073
(4)后验信息的更新：
Figure BDA0002553935460000074
(5)译码判决：当L(k)(qi)大于0，，译码输出
Figure BDA0002553935460000075
当L(k)(qi)小于0，，译码输出
Figure BDA0002553935460000076
最后译码结果
Figure BDA0002553935460000077
如果满足
Figure BDA0002553935460000078
或者达到最大迭代次数，则结束译码，将
Figure BDA0002553935460000079
作为译码结果输出，否则返回步骤(2)继续迭代。其中，L(Pi)表示信道初始化消息，Lk(rij)表示第k次迭代，第i个校验节点向第j个变量节点传递的校验消息，Lk(qij)表示第k次迭代，第i个变量节点向第j个校验节点传递的变量消息，Lk(qi)表示第k次迭代，第i个变量节点的后验消息。yi为接收信号，σ为高斯白噪声方差，α为归一化因子，Rj\i表示除Vi外，与Cj相邻的所有V的集合，Ci\j表示除Cj外，与Vi相邻的所有C的集合。
以上步骤(1)、(3)、(4)、(5)可以在变量节点处理单元模块中进行，而步骤(2)可以在校验节点处理单元模块中进行。
本实施例采用的NMS译码算法中，引入归一化因子是为了改良在最小和算法过程中使用近似计算导致的误差，但如果选择不恰当的归一化因子，可能会造成更大的误差。通过Matlab分别对归一化因子为0.7、0.75、0.8、0.9、1这五种不同因子进行仿真(参阅图2)，本实施例确定采用的归一化因子为0.75，其在硬件实现上只需要简单的移位与加法就可实现。
本实施例提供的LDPC译码器为(8192，1024)译码器，其码长较长，选择串行结构译码或者全并行结构译码都有所不足，例如，串行结构译码虽然实现简单，但一个时钟周期只能更新一次CNU(校验节点处理单元)或VNU(变量节点处理单元)模块，译码速率太慢，而全并行结构译码在码长较长时，资源消耗成平方倍增长。请再次参阅图3，本实施例采用部分并行结构译码，可以平衡译码器吞吐量与硬件资源消耗。
参阅图4，本实施例提供的LDPC译码器之中，将NMS译码算法的初始化、变量节点更新(垂直更新)、译码判决这三个步骤都设计在VNU模块中，因此在以FPGA实现该LDPC译码器的过程中，无需再额外设计初始化模块以及译码判决模块，既提高了模块的多功能性，又节省了硬件的资源消耗。
本实施例所提供的基于FPGA实现的译码器具有高速、高纠错能力等优点，其最大工作频率可达235.76MHz，吞吐量可达225.54Mb/s，可以有效的提高超晶格密钥分发系统中纠错过程的速率，提高整个超晶格密钥分发系统的密钥分发速率，使超晶格密钥分发系统在安全素描过程中拥有高纠错能力，从而很好的满足超晶格密钥分发系统在安全素描过程中特殊通信信道对纠错能力的要求。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其他的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (9)

1.一种低码率译码器，其特征在于包括：变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元；所述校验节点信息存储模块接入外部数据，并分别与变量节点处理单元的输入端、校验节点处理单元的输出端、译码控制模块的输出端连接，所述变量节点信息存储模块分别与变量节点处理单元的输出端、校验节点处理单元的输入端、译码控制模块的输出端连接，同时所述变量节点信息存储模块还与译码输出单元的输入端连接。
2.根据权利要求1所述的低码率译码器，其特征在于还包括信号输入缓冲模块，所述信号输入缓冲模块接入所述外部数据，且输出端与所述校验节点信息存储模块的输入端连接，同时所述信号输入缓冲模块还与译码控制模块连接。
3.根据权利要求1所述的低码率译码器，其特征在于，所述译码输出单元包括译码存储模块和译码输出模块；所述译码存储模块的输入端与变量节点信息存储模块的输出端连接，输出端用于输出译码结果；所述译码存储模块还经所述译码输出模块与译码控制模块连接。
4.根据权利要求1所述的低码率译码器，其特征在于：所述变量节点处理单元包括多个变量节点处理单元模块，该多个变量节点处理模块之间并行设置，每个变量节点处理模块工作时是串行处理数据的；和/或，所述校验节点处理单元包括多个校验节点处理单元模块，该多个校验节点处理模块之间并行设置，每个校验节点处理模块工作时是串行处理数据的；和/或，所述变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元中的一者或多者采用FPGA。
5.一种低码率译码器，其特征在于包括：
变量节点处理单元，用于将来自校验节点信息存储模块的信息进行处理后再输送至变量节点信息存储模块，以及，用于在最后一次迭代完成时，将数据经变量节点信息存储模块传送至译码输出单元进行缓存；
校验节点处理单元，用于将来自变量节点信息存储模块的信息进行处理后再输送至校验节点信息存储模块；
变量节点信息存储模块，用于接收来自变量节点处理单元的信息、所述译码控制模块输入的迭代控制指令和读写地址，以及，用于分别向所述校验节点处理单元、译码输出单元输送信息；
校验节点信息存储模块，用于接收外部数据、译码控制模块输入的计算控制指令和读写地址、校验节点处理单元输出的信息，以及，用于向所述变量节点处理单元输送信息；
译码控制模块，用于在所述外部数据输入完毕后使所述译码器进行译码工作，以及，用于向所述校验节点信息存储模块、变量节点信息存储模块、译码输出单元分别输送计算控制指令和读写地址、迭代控制指令和读写地址、迭代结束指令；
译码输出单元，用于接收来自所述译码控制模块的迭代结束指令和来自所述变量节点信息存储模块的信息，以及，用于输出译码结果。
6.根据权利要求5所述的低码率译码器，其特征在于还包括：
信号输入缓冲模块，用于接收所述外部数据，并传输至校验节点信息存储模块，以及，用于在接收完所述外部数据后向译码控制模块发送反馈信号，从而启动所述译码工作。
7.根据权利要求5所述的低码率译码器，其特征在于，所述译码输出单元包括：
译码存储模块，用于缓存译码迭代结束后的译码数据；
译码输出模块，用于在接收到所述迭代结束指令后，发送使能信号及帧头给译码存储模块，使译码存储模块将缓存的译码结果进行输出。
8.根据权利要求5所述的低码率译码器，其特征在于：所述变量节点处理单元包括多个变量节点处理单元模块，该多个变量节点处理模块之间并行设置，每个变量节点处理模块工作时是串行处理数据的；和/或，所述校验节点处理单元包括多个校验节点处理单元模块，该多个校验节点处理模块之间并行设置，每个校验节点处理模块工作时是串行处理数据的；和/或，所述变量节点处理单元、校验节点处理单元、变量节点信息存储模块、校验节点信息存储模块，译码控制模块和译码输出单元中的一者或多者采用FPGA。
9.根据权利要求8所述的低码率译码器，其特征在于，所述变量节点处理单元模块和校验节点处理单元模块对输入的数据进行处理的方法包括：
1)依据下式进行初始化：
Figure FDA0002553935450000021
2)依据下式进行水平迭代，更新校验节点Cj：
Figure FDA0002553935450000022
3)依据下式进行垂直迭代，更新变量节点Vi：
Figure FDA0002553935450000023
4)依据下式进行后验信息的更新：
Figure FDA0002553935450000031
5)进行译码判决，其中当L(k)(qi)大于0，，译码输出
Figure FDA0002553935450000032
当L(k)(qi)小于0，，译码输出
Figure FDA0002553935450000033
并且，若译码结果
Figure FDA0002553935450000034
满足
Figure FDA0002553935450000035
或者达到最大迭代次数，则结束译码，将
Figure FDA0002553935450000036
作为译码结果输出，否则返回步骤2)继续迭代；
以上的L(Pi)表示信道初始化消息；Lk(rij)表示第k次迭代，第i个校验节点向第j个变量节点传递的校验消息；Lk(qij)表示第k次迭代，第i个变量节点向第j个校验节点传递的变量消息；Lk(qi)表示第k次迭代，第i个变量节点的后验消息；yi为接收信号；σ为高斯白噪声方差；α为归一化因子；Rj\i表示除Vi外，与Cj相邻的所有V的集合；Ci\j表示除Cj外，与Vi相邻的所有C的集合；优选的，所述归一化因子的取值为0.75。
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