CN113764426A - 半导体非易失性存储器器件 - Google Patents
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Abstract
本公开涉及半导体非易失性存储器器件。提供一种存储器器件。该存储器器件包括在衬底中的有源区域、电隔离电极和电介质层。电隔离电极被设置在有源区域之上。电介质层被设置在电隔离电极与有源区域之间，并包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分。
Description
技术领域
所公开的主题总体上涉及半导体器件，并且更具体地，涉及半导体非易失性存储器器件及其形成方法。
背景技术
存储器器件广泛地用于半导体器件中，并且通常可以被划分为易失性存储器器件和非易失性存储器(NVM)器件。易失性存储器器件需要电力供应以保留所存储的信息，但在电力供应中断时丢失信息。另一方面，NVM器件即使在没有电力供应的情况下也保留所存储的信息。
NVM器件可以通过采用用于存储信息的电荷保留机制来操作，该电荷保留机制诸如但不限于电荷存储机制或电荷捕获机制。例如，电荷可以在编程操作期间被存储在浮置栅极结构中，并且电荷可以在NVM器件的擦除操作期间从浮置栅极结构中被逐出(expel)。
随着半导体工业继续发展时，期望提供具有优化性能的NVM器件及其形成方法。
发明内容
为了实现本公开的前述和其他方面，提出了非易失性存储器(NVM)器件及其形成方法。
根据本公开的一方面，提供了一种存储器器件。该存储器器件包括：具有有源区域的衬底；在所述有源区域之上的电隔离电极；以及在所述电隔离电极与所述有源区域之间的电介质层，其中，所述电介质层包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分。
根据本公开的另一方面，提供了一种存储器器件。该存储器器件包括：具有第一有源区域和第二有源区域的衬底；在所述第一有源区域与所述第二有源区域之间的隔离区域；在所述第一有源区域之上的第一电隔离电极；在所述第二有源区域之上的第二电隔离电极；以及在所述第一电隔离电极与所述第一有源区域之间的电介质层，其中，所述电介质层包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分。
根据本公开的又一方面，提供了一种制造存储器器件的方法。该方法包括：提供衬底；形成第一有源区域；形成第二有源区域；在所述第一有源区域和所述第二有源区域之上形成电介质层，其中，所述电介质层包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分；以及分别在所述第一有源区域和所述第二有源区域之上形成第一电隔离电极和第二电隔离电极，其中，所述第一电隔离电极和所述第二电隔离电极被电耦合以限定用于所述存储器器件的浮置栅极。
附图说明
结合附图通过阅读以下的详细描述，将更好地理解本公开的实施例：
图1是根据本公开的实施例的非易失性存储器(NVM)器件的截面图。
图2是根据本公开的另一实施例的非易失性存储器(NVM)器件的截面图。
图3A至图3D是根据本公开的实施例的非易失性存储器(NVM)器件的截面图，其示出了形成NVM器件的各个阶段。
为了说明的简洁和清楚，附图示出了构造的一般方式，并且可以省略对公知的特征和技术的某些描述和细节以避免不必要地模糊对本器件的所描述的实施例的讨论。另外，附图中的元件不一定按比例绘制。例如，附图中的一些元件的尺寸可以相对于其他元件被夸大以帮助改善对本器件的实施例的理解。在不同附图中的相同的附图标记表示相同的元件，而类似的附图标记可以但不一定表示类似的元件。
具体实施方式
本公开涉及具有优化性能的半导体非易失性存储器(NVM)器件及其形成方法。现在将借助附图详细描述本公开的各种实施例。应当注意，相似的和对应的元件通过使用相同的参考标记来指代。本文公开的实施例是示例性的，并且不旨在穷举或限制本公开。
图1是根据本公开的实施例的NVM器件100的截面图。NVM器件100可以被布置在半导体器件的存储器单元区域中，并且NVM器件100可以是在存储器单元区域中以行和列的阵列配置来布置的多个NVM器件的一部分。为了清楚的目的，仅示出了一个NVM器件。在本公开的实施例中，NVM器件100可以是具有浮置栅极的多次可编程(MTP)NVM器件或闪存单元。
NVM器件100可以包括在衬底(未示出)中的多个有源区域。多个有源区域可以具有诸如P型或N型导电性的不同的掺杂剂导电类型以及不同的掺杂剂深度和不同的掺杂剂浓度。P型导电掺杂剂可以包括但不限于硼、铝或镓。N型导电掺杂剂可以包括但不限于砷、磷或锑。例如，衬底中的掺杂剂浓度和/或掺杂剂深度可以依赖于NVM器件100的技术节点和设计要求而变化。
多个有源区域可以包括在衬底(未示出)中的具有第一导电类型的第一有源区域102a和具有第二导电类型的第二有源区域102b。第一有源区域102a可以横向邻近于第二有源区域102b来设置。在本公开的实施例中，第一有源区域102a可以具有P型导电性，第二有源区域102b可以具有N型导电性。
NVM器件100可以包括在第一有源区域102a中形成的场效应晶体管(FET)104。FET104还可以包括第一掺杂区域106a、第二掺杂区域106b、第一电极108、电介质层112。第一掺杂区域106a和第二掺杂区域106b可以被设置在第一电极108的相对侧处的第一有源区域102a中，使得第一掺杂区域106a和第二掺杂区域106b在其间限定沟道110。在本公开的实施例中，第一和第二掺杂区域(分别为106a和106b)可以具有N型导电性。在本公开的另一实施例中，第一掺杂区域106a可用作FET 104的漏极区域，第二掺杂区域106b可用作FET 104的源极区域。
NVM器件100还可以包括在第二有源区域102b中形成的电容器114。电容器114还可以包括第二电极116和至少一个掺杂区域106c。该至少一个掺杂区域106c可以被设置在与第二电极116邻近的第二有源区域102b中。在本公开的实施例中，该至少一个第三掺杂区域106c可以具有N型导电性。
电介质层112可被设置在第一和第二有源区域(分别为102a和102b)之上。第一有源区域102a之上的电介质层112将第一电极108与第一有源区域102a分开，以及第二有源区域102b之上的电介质层将第二电极116与第二有源区域102b分开。在本公开的实施例中，电介质层112由二氧化硅形成。如本领域的技术人员将理解的，本领域中已知的其他合适的电介质材料也可适用于本文中所公开的实施例。
FET 104的第一电极108和电容器114的第二电极116可以是电隔离的电极，并且它们可以电耦合在一起以限定浮置栅极118；电耦合通常由线指示。浮置栅极是用作用于NVM器件的电荷存储的电隔离栅极结构。第一电极108与第二电极116之间的电耦合可以用于以相同电位来平衡两个电极，而它们中的每一个的电压电平是变化的。在本公开的实施例中，第一电极108和第二电极116可以由多晶硅形成。
虽然在附图中未示出，但是可以设置隔离区域，以用于将FET 104与电容器114以及将NVM器件100与相邻的导电特征隔离或分开。例如，隔离区域可以包括浅沟槽隔离(STI)区域、深沟槽隔离(DTI)区域等。另外，应理解，可进一步将例如侧壁隔离物、轻度掺杂扩散(LDD)区域和硅化(silicidation)的其他特征施加到NVM器件100。
可以通过利用热载流子注入(HCI)机制来对NVM器件编程，并且可以通过利用福勒-诺德海姆(Fowler-Nordheim)(FN)隧穿机制来擦除NVM器件。为了在编程操作期间增加NVM器件的性能，期望增加NVM器件的耦合比。
耦合比是影响NVM器件的编程性能的因素之一。本文所使用的术语“耦合比”是指控制栅极的电容CCG与NVM器件的总电容C总的比率。NVM器件的C总是NVM器件的所有端子与浮置栅极之间的电容的总和，包括在控制栅极与浮置栅极之间的电容CCG、在源极端子与浮置栅极之间的电容Cs、在漏极端子与浮置栅极之间的电容Cd、以及在衬底与浮置栅极之间的电容Cb。NVM器件的耦合比影响操作电压和器件操作速度。通常，高耦合比有利地使得能够使用较低的操作电压，同时保持可比较的器件操作速度，从而实现NVM器件的优化的编程性能并改善NVM器件的器件裕度(margin)。通过减小浮置栅极与第一有源区域之间的电容耦合，可以增大NVM器件的耦合比；通过增加其间的电介质层的厚度也可实现。
然而，较厚的电介质层潜在地导致擦除操作无效。有效的FN隧穿机制所必需的电场可能不足以穿过较厚的电介质层将电荷从浮置栅极排斥到有源区域。
因此，为了平衡使用较厚电介质层的编程和擦除性能，电介质层112可以具有不同的厚度。如图1所示，电介质层112包括具有第一电介质厚度的第一电介质部分112a和具有第二电介质厚度的第二电介质部分112b。在本公开的实施例中，电介质层的第二部分112b比电介质层的第一部分112a薄。在本公开的另一实施例中，FET 104的电介质层112具有可与第二掺杂区域106b邻近地布置的电介质层的第二部分112b。在本公开的又一实施例中，电容器114的电介质层112具有被布置在第二电极116与第二有源区域102b之间的电介质层的第二部分112b。
具有不同电介质厚度的电介质层112有利地优化了NVM器件100的编程和擦除性能。电介质层的第一部分112a相对较厚，其减小了第一电极108到第一有源区域102a的电容耦合，从而增大了FET 104的耦合比并实现优化的编程操作性能。另外，电介质层的第二部分112b相对较薄，其维持擦除操作的有效性。
虽然在图1中示出了电介质层的第一部分和第二部分(分别为112a和112b)在第一有源区域102a处具有基本相似的长度，但是应当理解，电介质层的第一部分和第二部分(分别为112a和112b)的长度可以在第一有源区域102a处不是相同的。在本公开的实施例中，优选地，在第一有源区域102a处，电介质层的第一部分112a的长度长于第二电介质部分112b的长度。具有较大比例的较厚电介质层有利地降低了NVM器件100的到衬底和漏极甚至更远的电容耦合，从而进一步改善了NVM器件100的耦合比。
在本公开的实施例中，电介质层的第一部分112a具有大约
的电介质厚度。在本公开的另一实施例中，电介质层的第二部分112b具有至少
的电介质厚度。在又一实施例中，电介质层的第一部分112a可具有不超过第二电介质部分112b的厚度的三倍的电介质厚度。
如图1所示，多个端子可以连接到NVM器件100。在本公开的实施例中，第一操作电压V1可以被供应给第一端子以偏置第一掺杂区域106a，第二操作电压V2可以被供应给第二端子以偏置第二掺杂区域106b，以及第三操作电压V3可以被供应给第三端子以偏置第三掺杂区域106c。第三端子可以电耦合第二有源区域102b以电容性地偏置第二电极116。在本公开的实施例中，第三操作电压V3可以由NVM器件100的控制栅极供应。
如本领域技术人员将理解的，第一、第二和第三操作电压可以由芯片上或外部电路或其组合来提供。
图2是根据本公开的另一实施例的NVM器件200的截面图。NVM器件200可以被布置在半导体器件的存储器单元区域中，并且NVM器件200可以是在存储器单元区域中以行和列的阵列配置来布置的多个NVM器件的一部分。为了清楚的目的，仅示出了一个NVM器件。在本公开的实施例中，NVM器件200可以是具有浮置栅极的多时间可编程(MTP)NVM器件或闪存单元。
类似于图1中的NVM器件100的实施例，NVM器件200可以包括被分别布置在第一有源区域202a和第二有源区域202b之上的FET 204和电容器214。
FET 204可以包括第一电极208、第一掺杂区域206a、第二掺杂区域206b和电介质层212；电介质层212将第一电极208与第一有源区域202a分开。第一掺杂区域206a和第二掺杂区域206b被间隔开以在其间限定沟道210，并被设置在第一电极208的相对侧。
电容器214可包括第二电极216、至少一个第三掺杂区域206c、以及将第二电极216与第二有源区域202b分开的电介质层212。FET 204的第一电极208可以被电耦合到电容器214的第二电极216以限定浮置栅极218；电耦合通常由线指示。
FET 204的电介质层212也可以具有不同的厚度，类似于图1中的NVM 100的实施例中的电介质层112。电介质层212可以包括具有第一厚度的第一电介质部分212a、具有第二厚度的第二电介质部分212b和具有第三厚度的第三电介质部分212c，使得第二电介质部分212b可以设置在电介质层的第一部分与第三部分之间(分别是212a和212c)。在本公开的实施例中，第三厚度可以基本上等于第一厚度。在本公开的其他实施例中，第三厚度可以是与第一厚度和第二厚度不同的厚度。
在本公开的该实施例中，电介质层的第一部分和第三部分(分别为212a和212c)减小第一电极208到第一有源区域202a的电容耦合，以用于NVM器件200的使用HCI机制的优化编程操作。电介质层的第二部分212b相对较薄，有利地提供NVM器件的使用FN隧穿机制的有效擦除操作。
图3A至图3C是根据本公开的实施例的NVM器件100的截面图，示出了形成NVM器件100的方法。例如，可以使用已知工艺和技术来常规地制造某些结构，并且也可以使用具体公开的工艺和方法来实现本公开的各个方面。
如图3A所示，可以在衬底(未示出)中设置第一有源区域102a和第二有源区域102b。第一有源区域和第二有源区域(分别为102a和102b)可以分别是被限定为形成用于NVM器件100的FET 104和电容器114的区域。第一有源区域102a和第二有源区域102b可以通过将掺杂剂引入到衬底中而形成。
电介质层112可沉积在第一和第二有源区域(分别为102a和102b)之上。电介质层112可使用各种沉积技术沉积，例如但不限于化学气相沉积(CVD)或等离子体增强CVD。在本公开的实施例中，电介质层112可以被沉积到具有大约
的厚度。
图3B示出了根据本公开的实施例的在图案化电介质层112之后的NVM器件100。可使用各种图案化技术来图案化电介质层112，使得可去除电介质层112的部分，从而在第一有源区域102a之上留下电介质层的第一部分112a。
如本文所使用的，“图案化技术”包括在形成所描述的图案、结构或开口时所需要的沉积图案化的材料或光致抗蚀剂、图案化、曝光、显影、蚀刻、清洁和/或去除图案化的材料或光致抗蚀剂。用于图案化的技术的示例性示例包括但不限于湿蚀刻光刻工艺、干蚀刻光刻工艺或直接图案化工艺。这样的技术可以使用掩模组和/或掩模层。
如上文在图3A和3B中所描述的，电介质层的沉积和电介质层的第一部分112a的图案化可以与具有类似的电介质厚度的其他有源器件(诸如半导体器件的其他区域中的晶体管)同时执行。不需要额外的图案化掩模或层来特地地图案化电介质层的第一部分112a。
图3C示出了根据本公开的实施例的在形成电介质层的第二部分112b之后的NVM器件100。可以沉积电介质材料层以形成电介质层的第二部分112b。电介质层的第二部分112b可被沉积在邻近电介质层的第一部分112a的第一有源区域102a之上和第二有源区域102b之上。电介质层的第二部分112b可以与在半导体器件的其他区域中的具有类似的电介质厚度的其他有源器件(诸如晶体管)共享图案化掩模或层，并且可以与那些有源器件同时制造。
在本公开的实施例中，电介质层的第一部分112a以及其他区域可以用诸如图案化层或光致抗蚀剂层的材料层来保护，使得第二电介质材料层可以不被沉积在电介质层的第一部分112a之上。电介质层的第一和第二部分(分别为112a和112b)形成NVM器件100的电介质层112。
电介质层的第二部分112b可被沉积至比第一电介质部分112a薄的厚度。在本公开的实施例中，电介质层的第二部分112b可被沉积至约
的厚度。在另一实施例中，电介质层的第二部分112b可被沉积至不小于第一部分112a的厚度的三分之一的厚度。在本公开的实施例中，电介质层112包括二氧化硅。
图3D示出了根据本公开的实施例的在形成第一电极108和第二电极116之后的NVM器件100。导电材料层可被沉积在第一有源区域102a和第二有源区域102b之上，从而覆盖电介质层112。可使用各种图案化技术来图案化导电材料层以在第一有源区域102a之上形成第一电极108并在第二有源区域102b之上形成第二电极116。第一有源区域102a中的第一电极108和第二有源区域102b中的第二电极116可被耦合在一起以限定浮置栅极118；电耦合通常由线指示。在本公开的实施例中，导电材料层可以包括多晶硅。
NVM器件100可以经历进一步的制造步骤以形成FET 104和电容器114。可以制造与图1中所示的NVM器件100的实施例类似的多个掺杂区域。第一掺杂区域106a和第二掺杂区域106b可以设置在第一电极108的相对侧，从而在第一掺杂区域和第二掺杂区域(分别为106a和106b)之间形成沟道110。至少一个第三掺杂区域106c可邻近第二电极116设置。
应理解，其他制造步骤，例如但不限于，形成接触结构、沉积层间电介质层、以及形成互连结构可进一步被执行到NVM器件100。
如上所述，已经描述了具有不同厚度的电介质层的NVM器件的各种实施例。NVM器件可以被布置在半导体器件的存储器单元区域中，并且NVM器件可以是在存储器单元区域中以行和列的阵列配置来布置的多个NVM器件的一部分。
具有不同的电介质厚度的电介质层有利地优化了NVM器件100的性能。电介质层的较厚部分改善了NVM器件的耦合比，以用于使用HCI机制的优化的编程操作，而电介质层的较薄部分实现了使用FN隧穿机制的有效擦除操作。可以相应地调整电介质厚度以实现NVM器件的期望性能。
NVM器件可以通过施加适当的操作电压来操作。存储器存取操作可以包括编程操作、擦除操作或读取操作。当浮置栅极固有地为电隔离栅极结构时，可通过电容性耦合的控制栅极将电压供应到浮置栅极。
下面的表1示出了可以被供应给NVM器件以用于不同的存储器访问操作的一组示例性电压。应当理解，取决于NVM器件的设计和技术节点，可以提供其他合适类型的电压值。编程和擦除NVM器件具有本领域中已知的技术。
在说明书和权利要求书中，如果有的话，术语“顶部”、“底部”、“之上”、“之下”等用于描述的目的，而不一定用于描述永久的相对位置。应理解，如此使用的术语在适当情况下是可互换的，使得本文中所描述的器件的实施例例如能够实现以除了本文中所说明或以其他方式描述的取向之外的其他取向来操作。
另外，在以下描述中，在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征被形成为直接接触的实施例，并且还可以包括其中可以形成插入在第一特征与第二特征之间的附加特征以使得第一特征和第二特征可以不直接接触的实施例。
类似地，如果在本文中将方法描述为涉及一系列步骤，则如本文所呈现的这些步骤的顺序不一定是这样的步骤可以被执行的唯一顺序，并且所陈述的步骤中的某些步骤可以被省略和/或本文未描述的某些其他步骤可能被添加到该方法。此外，术语“包括”、“包含”、“具有”及其任何变型旨在涵盖非排他性的包括，使得包括元件列表的过程、方法、物品或器件不一定限于那些元件，而是可以包括未被明确列出的或者对这样的过程、方法、物品或器件而言是固有的其他元素。本文中的短语“在实施例中”的出现不一定都指相同的实施例。
此外，除非另有说明，否则在说明书和权利要求书中使用的表示材料、反应条件等的数量、比率和数值特性的所有数字应被理解为在所有情况下被术语“约”修饰。
虽然已经在器件的以上详细描述中给出了若干示例性实施例，但是应当理解的是，存在许多变型。还应当理解，实施例仅是示例，并且不旨在以任何方式来限制器件的范围、适用性、尺寸或配置。相反，以上的详细描述将向本领域技术人员提供用于实现器件的示例性实施例的方便的路线图，应当理解，在不脱离如所附权利要求中阐述的本公开的范围的情况下，可以对示例性实施例中描述的元件的功能和布置以及制造方法中做出各种改变。
Claims (20)
1.一种存储器器件，包括：
具有有源区域的衬底；
在所述有源区域之上的电隔离电极；以及
在所述电隔离电极与所述有源区域之间的电介质层，其中，所述电介质层包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分。
2.根据权利要求1所述的存储器器件，其中，所述电隔离电极被电容性地耦合到控制栅极。
3.根据权利要求1所述的存储器器件，其中，所述电介质层的所述第一厚度大于所述第二厚度。
4.根据权利要求3所述的存储器器件，其中，所述第一电介质部分具有不超过所述第二电介质部分的厚度的三倍的厚度。
5.根据权利要求1所述的存储器器件，其中，所述电介质层还包括具有第三厚度的第三电介质部分。
6.根据权利要求5所述的存储器器件，其中，所述第二电介质部分被设置在所述电介质层的所述第一电介质部分与所述第三电介质部分之间。
7.根据权利要求5所述的存储器器件，其中，所述第三厚度大体上等于所述第一厚度。
8.根据权利要求5所述的存储器器件，其中，所述第一电介质部分、所述第二电介质部分和所述第三电介质部分具有不同的厚度。
9.一种存储器器件，包括：
具有第一有源区域和第二有源区域的衬底；
在所述第一有源区域与所述第二有源区域之间的隔离区域；
在所述第一有源区域之上的第一电隔离电极；
在所述第二有源区域之上的第二电隔离电极；以及
在所述第一电隔离电极与所述第一有源区域之间的电介质层，其中，所述电介质层包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分。
10.根据权利要求9所述的存储器器件，其中，所述第二电隔离电极通过所述电介质层的所述第二电介质部分与所述第二有源区域间隔开。
11.根据权利要求10所述的存储器器件，其中，所述第二有源区域、所述电介质层的所述第二电介质部分、以及所述第二电隔离电极形成用于所述存储器器件的电容器。
12.根据权利要求9所述的存储器器件，还包括：
多个掺杂区域，所述多个掺杂区域包括在所述第一有源区域中的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域位于所述第一电隔离电极的相对侧，以形成用于所述存储器器件的场效应晶体管。
13.根据权利要求12所述的存储器器件，其中，所述多个掺杂区域还包括与所述第二电极邻近的在所述第二有源区域中的第三掺杂区域，其中，所述第三掺杂区域电容性地偏置所述第二电隔离电极。
14.根据权利要求13所述的存储器器件，其中，所述第二电隔离电极与所述第一电隔离电极处于相同电位。
15.根据权利要求9所述的存储器器件，其中，所述第二电隔离电极被电耦合到所述第一电隔离电极以限定用于所述存储器器件的浮置栅极。
16.根据权利要求9所述的存储器器件，其中，所述第二有源区域电容性地耦合所述第二电隔离电极。
17.根据权利要求9所述的存储器器件，其中，所述第二有源区域具有N型导电性。
18.根据权利要求9所述的存储器器件，其中，所述存储器器件是非易失性存储器器件。
19.一种制造存储器器件的方法，包括：
提供衬底；
形成第一有源区域；
形成第二有源区域；
在所述第一有源区域和所述第二有源区域之上形成电介质层，其中，所述电介质层包括具有第一厚度的第一电介质部分和具有第二厚度的第二电介质部分；以及
分别在所述第一有源区域和所述第二有源区域之上形成第一电隔离电极和第二电隔离电极，其中，所述第一电隔离电极和所述第二电隔离电极被电耦合以限定用于所述存储器器件的浮置栅极。
20.根据权利要求18所述的方法，其中，形成所述电介质层还包括：
在所述第一有源区域之上沉积所述第一电介质部分；以及
在与所述第一电介质部分邻近的所述第一有源区域之上并在所述第二有源区域之上沉积所述第二电介质部分。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11610999B2 (en) * | 2020-06-10 | 2023-03-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Floating-gate devices in high voltage applications |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5790455A (en) * | 1997-01-02 | 1998-08-04 | John Caywood | Low voltage single supply CMOS electrically erasable read-only memory |
| US20050051835A1 (en) * | 2003-05-20 | 2005-03-10 | Kang Sung-Taeg | EEPROM device for increasing a coupling ratio and fabrication method thereof |
| US20070145467A1 (en) * | 2005-12-23 | 2007-06-28 | Samsung Electronics Co., Ltd. | EEPROMs with Trenched Active Region Structures and Methods of Fabricating and Operating Same |
| CN100401521C (zh) * | 2003-05-20 | 2008-07-09 | 三星电子株式会社 | 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法 |
| US8643100B2 (en) * | 2012-02-16 | 2014-02-04 | Broadcom Corporation | Field effect transistor having multiple effective oxide thicknesses and corresponding multiple channel doping profiles |
| US8648406B2 (en) * | 2011-12-29 | 2014-02-11 | Dongbu Hitek Co., Ltd. | Single poly EEPROM having a tunnel oxide layer |
| US9490016B2 (en) * | 2014-08-13 | 2016-11-08 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| CN106972021A (zh) * | 2016-01-12 | 2017-07-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN107078162A (zh) * | 2015-02-19 | 2017-08-18 | 国际商业机器公司 | 具有增强的可变性的片上半导体装置 |
| US10332964B2 (en) * | 2016-10-21 | 2019-06-25 | United Microelectronics Corp. | Single poly electrical erasable programmable read only memory (EEPROM) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207989B1 (en) * | 1999-03-16 | 2001-03-27 | Vantis Corporation | Non-volatile memory device having a high-reliability composite insulation layer |
| CA2520140C (en) | 2004-05-06 | 2007-05-15 | Sidense Corp. | Split-channel antifuse array architecture |
| US7099192B2 (en) | 2004-06-07 | 2006-08-29 | Yield Microelectronics Corp. | Nonvolatile flash memory and method of operating the same |
| US7553704B2 (en) * | 2005-06-28 | 2009-06-30 | Freescale Semiconductor, Inc. | Antifuse element and method of manufacture |
-
2020
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-
2021
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Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| US4203158B1 (zh) * | 1978-02-24 | 1992-09-22 | Intel Corp | |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5790455A (en) * | 1997-01-02 | 1998-08-04 | John Caywood | Low voltage single supply CMOS electrically erasable read-only memory |
| US7256449B2 (en) * | 2003-05-20 | 2007-08-14 | Samsung Electronics, Co., Ltd. | EEPROM device for increasing a coupling ratio and fabrication method thereof |
| US20050051835A1 (en) * | 2003-05-20 | 2005-03-10 | Kang Sung-Taeg | EEPROM device for increasing a coupling ratio and fabrication method thereof |
| CN100401521C (zh) * | 2003-05-20 | 2008-07-09 | 三星电子株式会社 | 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法 |
| US20070145467A1 (en) * | 2005-12-23 | 2007-06-28 | Samsung Electronics Co., Ltd. | EEPROMs with Trenched Active Region Structures and Methods of Fabricating and Operating Same |
| US8648406B2 (en) * | 2011-12-29 | 2014-02-11 | Dongbu Hitek Co., Ltd. | Single poly EEPROM having a tunnel oxide layer |
| US8643100B2 (en) * | 2012-02-16 | 2014-02-04 | Broadcom Corporation | Field effect transistor having multiple effective oxide thicknesses and corresponding multiple channel doping profiles |
| US9490016B2 (en) * | 2014-08-13 | 2016-11-08 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| CN107078162A (zh) * | 2015-02-19 | 2017-08-18 | 国际商业机器公司 | 具有增强的可变性的片上半导体装置 |
| CN106972021A (zh) * | 2016-01-12 | 2017-07-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| US10332964B2 (en) * | 2016-10-21 | 2019-06-25 | United Microelectronics Corp. | Single poly electrical erasable programmable read only memory (EEPROM) |
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