CN113764399A - 集成电路系统、制造集成电路的方法及存储介质 - Google Patents

集成电路系统、制造集成电路的方法及存储介质 Download PDF

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Abstract

本公开提供一种集成电路系统、制造集成电路的方法及存储介质。集成电路系统包括：多个逻辑器件板片，其形成在逻辑器件晶圆上并经由至少一个第一切割线分开，各个逻辑器件板片包括功能单元，该功能单元包括被配置为执行相应功能的电路；至少一个全局互连件，其被配置为以通信的方式连接多个逻辑器件板片；多个存储器板片，其形成在与逻辑器件晶圆连接的存储器晶圆上，多个存储器板片经由与至少一个第一切割线基本对准的至少一个第二切割线分开，其中，沿着至少一个第一切割线和至少一个第二切割线切分逻辑器件晶圆和存储器晶圆，以获得多个集成电路，各个集成电路包括与至少一个存储器板片连接的至少一个逻辑器件板片。

Description

集成电路系统、制造集成电路的方法及存储介质
技术领域
本公开涉及一种集成电路(IC)系统、一种制造一个或更多个集成电路的方法及一种计算机可读存储介质。
背景技术
诸如人工智能(AI)处理器、神经网络加速器或高清(HD)视频流传输的各种技术领域的最新进展要求电子系统在数据传输和处理方面具有高计算能力和低延迟。集成电路(IC)架构设计和半导体制造工艺方面已经取得了进展。然而，逻辑单元与存储单元(例如，“存储墙”)之间的性能失配仍然对电路设计提出了挑战，包括低效的数据路由和增加的功耗。此外，常规半导体架构设计和制造工艺方面仍然存在问题，诸如高昂的非重复性工程(NRE)成本、长的生产周期以及高的上市时间压力。
发明内容
本公开的实施方式提供了一种系统，所述系统包括：多个逻辑器件板片(tile)，所述多个逻辑器件板片形成在逻辑器件晶圆上并经由至少一个第一切割线分开，所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行相应功能的电路；至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式连接所述多个逻辑器件板片；多个存储器板片，所述多个存储器板片形成在与所述逻辑器件晶圆连接的存储器晶圆(memory wafer)上，所述多个存储器板片经由所述存储器晶圆上的至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准，其中，沿着所述至少一个第一切割线和所对准的至少一个第二切割线同时切分所述逻辑器件晶圆和所述存储器晶圆，以获得多个集成电路(IC)，所述多个集成电路(IC)中的各个IC包括与至少一个存储器板片连接的至少一个逻辑器件板片。
本公开的实施方式提供了一种系统，所述系统包括：逻辑器件晶圆，所述逻辑器件晶圆包括经由至少一个第一切割线分开的第一逻辑器件板片和第二逻辑器件板片，所述第一逻辑器件板片包括被配置为执行第一功能的电路，所述第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的电路；至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式联接所述第一逻辑器件板片与所述第二逻辑器件板片；以及存储器晶圆，所述存储器晶圆与所述逻辑器件晶圆接合(bond)。所述存储器晶圆包括经由至少一个第二切割线分开的多个存储器板片，所述至少一个第二切割线与所述至少一个第一切割线基本对准，使得能够沿着所述至少一个第一切割线和所述至少一个第二切割线切分与所述存储器晶圆接合的所述逻辑器件晶圆，以获得至少一个集成电路(IC)，所述至少一个集成电路包括与至少一个存储器板片连接的至少一个逻辑器件板片。
本公开的实施方式提供了一种制造一个或更多个集成电路(IC)的方法。所述方法包括以下步骤：沿着至少一个第一切割线和至少一个第二切割线切分与存储器晶圆接合的逻辑器件晶圆，以获得所述一个或更多个IC，所述一个或更多个IC包括第一集成电路(IC)，所述第一集成电路包括来自所述逻辑器件晶圆的多个逻辑器件板片中的与来自所述存储器晶圆的多个存储器板片中的至少一个存储器板片连接的至少一个逻辑器件板片。所述逻辑器件晶圆上的所述多个逻辑器件板片经由所述至少一个第一切割线分开，所述逻辑器件晶圆上的所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行功能的电路。所述存储器晶圆上的所述多个存储器板片经由至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准。至少一个全局互连件被配置为以通信的方式连接所述逻辑器件晶圆上的所述多个逻辑器件板片。
本公开的实施方式提供了一种存储有集成电路(IC)系统的表示的计算机可读介质。所述IC系统包括：多个逻辑器件板片，所述多个逻辑器件板片形成在逻辑器件晶圆上并经由至少一个第一切割线分开，所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行相应功能的电路；至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式连接所述多个逻辑器件板片；多个存储器板片，所述多个存储器板片形成在与所述逻辑器件晶圆连接的存储器晶圆上，所述多个存储器板片经由所述存储器晶圆上的至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准，其中，沿着所述至少一个第一切割线和所对准的至少一个第二切割线同时切分所述逻辑器件晶圆和所述存储器晶圆，以获得多个集成电路(IC)，所述多个IC中的各个IC包括与至少一个存储器板片连接的至少一个逻辑器件板片。
所公开的实施方式的附加特征和优点将在下面的描述中部分地阐述，并且部分地根据该描述将是显而易见的，或者可以通过实施方式的实践来获知。所公开的实施方式的特征和优点可以通过权利要求书中阐述的要素和组合来实现和获得。
将理解，前面的总体描述和下面的详细描述只是示例和示例性的，并不限制所要求保护的公开实施方式。
附图说明
图1A是例示了根据本公开的一些实施方式的示例晶圆的框图。
图1B是例示了根据本公开的一些实施方式的如下放大图的框图，该放大图示出了晶圆的板片子集(subset of tile)的放大图。
图1C是例示了根据本公开的一些实施方式的用于集成电路(IC)的具有可扩展架构的3D晶圆到晶圆接合堆叠的示例图。
图1D至图1F是例示了根据本公开的一些实施方式的用于IC的具有可扩展架构的各种晶圆到晶圆接合堆叠的示例图。
图2A是例示了根据本公开的一些实施方式的被包括在具有可扩展架构的逻辑器件晶圆中的多个板片的框图。
图2B是例示了根据本公开的一些实施方式的包括形成在逻辑器件晶圆下方的插入层(interposer)上的全局片上网络(NoC)和交换器(switch)的截面图的框图。
图3A是例示了根据本公开的一些实施方式的用于如下系统的示例可扩展架构的框图，该系统包括将与存储器晶圆接合的逻辑器件晶圆上的多个逻辑器件板片。
图3B是例示了根据本公开的一些实施方式的通过沿着线B-B切开图3A中的接合晶圆而获得的全局片上网络(NoC)的截面图的框图。
图3C是例示了根据本公开的一些实施方式的通过沿着切割线C-C切开图3A中的接合晶圆而获得的截面图的框图。
图4是例示了根据本公开的一些实施方式的用于如下系统的示例可扩展架构的框图，该系统包括将与存储器晶圆接合的逻辑器件晶圆上的多个逻辑器件板片。
图5是例示了根据本公开的一些实施方式的用于如下系统的示例可扩展架构的框图，该系统包括将与存储器晶圆接合的逻辑器件晶圆上的多个逻辑器件板片。
图6A至图6D是例示了根据本公开的一些实施方式的与可以在可扩展架构中使用的交换器联接的全局片上网络(NoC)的各种示例布局的框图。
图7例示了根据本公开的一些实施方式的用于基于可扩展架构来制造一个或更多个集成电路(IC)的示例性方法的流程图。
图8是例示了根据本公开的一些实施方式的用于处理或生成集成电路(IC)系统的表示的示例处理系统的框图。
具体实施方式
现在将详细参考示例实施方式，所述示例实施方式的示例在附图中例示。以下描述参考附图，其中除非另外表示，否则不同附图中的相同附图标记表示相同或相似元件。在示例实施方式的以下描述中阐述的实现方式并不表示与本发明一致的所有实现方式。相反，它们仅仅是与如所附权利要求中所述的与本发明有关的多个方面一致的装置和方法的示例。
三维(3D)堆叠集成技术可以通过垂直堆叠多个层(诸如管芯、板片、芯片、晶圆或其组合)来形成具有高性能的集成电路(IC)(例如，片上系统(SoC))。在一些实施方式中，3D堆叠集成技术可以包括晶圆到晶圆接合、管芯到管芯接合、管芯到晶圆集成、包括系统级封装(SiP)的3D封装等。多个层可以由不同材料制成，并使用一个或更多个合适的接合技术(诸如导线接合、倒装芯片接合、氧化物到氧化物接合、金属接合(例如，铜到铜接合)、粘合剂接合(例如，聚合物接合)、混合接合(例如，金属/粘合剂重新分布层接合)和穿硅通孔(TSV))进行连接。
3D晶圆到晶圆集成工艺可以包括晶圆到晶圆对准、接合、薄化、互连和切分，以形成单独的IC芯片或SoC。3D晶圆到晶圆集成技术可以提供许多好处，诸如提高的数据传输速度、降低的功耗、更小的形状因子、减少的封装以及改善的器件性能。此外，由3D堆叠集成制成的IC器件和系统可以用于各种技术领域，诸如机器学习、深度学习以及用于人工智能加速器或视频转码的云计算。
有时3D集成技术的设计和制造工艺(诸如3D晶圆到晶圆接合)可能既耗时又昂贵，从而导致生产率低于正常工艺。例如，用于不同应用的IC器件和系统可能对硬件有不同要求。有时，例如针对不同产品或不同市场对IC架构进行的任何更改都可能导致IC布局的重新设计、制造工具和工艺的调整以及重新进入代工厂进行生产。这些过程可能导致重新设计和制造的高昂的非重复性工程(NRE)成本以及长的生产周期和高的上市时间压力。
此外，可以将第一晶圆上的管芯(例如，逻辑器件晶圆上的逻辑管芯)的大小限制为第二晶圆上的管芯(例如，存储器晶圆上的存储管芯)的大小。设计和制造的可扩展性可能受到限制。例如，用于SoC的IC芯片的尺寸是固定的，在不返回更改布局设计的情况下无法按比例放大或缩小。另外，用于一种晶圆架构的IC架构的不同设计可能不适合于一个布局设计文件(例如，图形数据库系统(GDS)或GDSII文件)。结果，有时会浪费晶圆上的大量区域。本公开提出了解决这些问题的解决方案。
图1A是例示了根据本公开的一些实施方式的示例晶圆100的框图。在一些实施方式中，晶圆100是半导体晶圆。在一些实施方式中，晶圆100可以包括任何合适类型的晶圆基板，诸如硅(Si)、锗(Ge)、碳(C)、碳化硅(SiC)、绝缘体上硅(SOI)、熔融二氧化硅、石英、陶瓷、氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、氮化镓铟(GaInN)、硒化镉(CdSe)、硫化锌(ZnS)、层压基板、玻璃或有机半导体基板。
如图1A所示，晶圆100包括多个板片102。在一些实施方式中，板片102可以表示与晶圆100上的管芯、芯片、单元、条、块或其它合适的结构相对应的区域。如本领域普通技术人员所理解的，IC或SoC可以涵盖板片102中的各个板片所表示的整个区域，或者板片102中的各个板片的一些更少量的区域。
图1B是例示了根据本公开的一些实施方式的放大图110的框图，该放大图110示出了包括板片120、122、124和126的板片102的子集的放大图。尽管在放大图110中仅示出了板片120、122、124和126，但是应理解，存在围绕这些板片的附加板片102。放大图110示出了板片120、122、124和126之间的间隔。所述板片之间的这些间隔或轮廓称为切割线，并且通常限定了晶圆将被切开(例如，切分)以分开板片102的位置。如放大图110所示，切割线114跨晶圆100水平延伸，限定了板片120和122与板片124和126之间的边界。切割线112跨晶圆100垂直延伸，限定了板片120和124与板片122和126之间的边界。切割线112和114限定了在制造期间稍后将切开晶圆100的位置。在一些实施方式中，板片102的部件通常不与切割线112和114重叠，并且可以在切割线与板片102的部件之间设置一些空间。
在如图1A和图1B所示的一些实施方式中，晶圆100是包括多个逻辑器件板片102(例如，管芯、芯片、单元、条、块)的逻辑器件晶圆，所述多个逻辑器件板片102是晶圆100上的具有相同尺寸的重复单元。在一些实施方式中，所有逻辑器件板片102包括被配置为执行相同功能的相同电路和器件。在一些其它实施方式中，逻辑器件板片102包括彼此不同的电路和器件，以根据需要支持不同计算功能。例如，各个逻辑器件板片102可以是晶圆100上的模块化单元(例如，构建块)，其包括多个互连的IC器件，所述多个互连的IC器件被配置为支持某些计算功能，包括但不限于通用计算、机器学习、人工智能(AI)加速器、边缘计算、云计算、视频编解码(例如，压缩或解压缩)或视频转码。
图1C是例示了根据本公开的一些实施方式的用于IC的具有可扩展架构的3D晶圆到晶圆接合堆叠150(例如，晶圆堆叠150)的示例图。如本文所讨论的，3D晶圆到晶圆接合可以帮助电子设计人员优化路径设计、降低功耗并通过垂直扩展来缩小存储占地面积。如图1C所示，在3D晶圆到晶圆接合中，两个或更多个晶圆被垂直地堆叠。例如，如图1A和图1B所讨论的存储器晶圆160被堆叠在逻辑器件晶圆100上。在一些实施方式中，存储器晶圆160包括动态随机存取存储器(DRAM)阵列单元。在一些实施方式中，存储器晶圆160还可以包括其它类型的存储器，诸如NAND闪存存储器、静态随机存取存储器(SRAM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)或相变存储器。
在一些实施方式中，例如DRAM晶圆的存储器晶圆160包括切割线，该切割线限定了将切开存储器晶圆160以分开存储器板片162(例如，管芯、芯片、单元、条、块)的位置。在一些实施方式中，用于3D接合的存储器晶圆160和逻辑器件晶圆100具有相同的尺寸。例如，各个晶圆的直径为25mm、51mm、76mm、100mm、125mm、150mm、200mm、300mm、450mm或675mm。在一些实施方式中，各个存储器板片162包括与特定存储大小相对应的一个或更多个DRAM阵列单元集。例如，存储器板片162的尺寸可以是与128MB的存储大小相对应的16mm2。存储器板片162还可以具有被配置为提供其它合适的存储大小(诸如256MB、512MB、1GB、2GB、4GB、16GB)或用于各种器件的其它存储容量的其它尺寸。
在一些实施方式中，在堆叠和接合期间，逻辑器件晶圆100上的切割线基本对准，以匹配存储器晶圆160上的切割线(例如，具有0μm至100μm的失配误差范围)，使得在切分期间，可以沿着相应切割线切分逻辑器件晶圆100和存储器晶圆160，以获得一个或更多个IC。在如图1C所示的一些实施方式中，一个IC可以包括与一个对应存储器板片(例如，存储器板片162)接合的一个逻辑器件板片(例如，逻辑器件板片130)。在一些实施方式中，逻辑器件晶圆100的逻辑器件板片(例如，逻辑器件板片130)具有与存储器晶圆160的存储器板片(例如，存储器板片162)的大小大致相似的大小，例如，具有16mm2±2mm2的面积。在一些实施方式中，一个IC可以包括与多个对应存储器板片(例如，存储器板片164、166、168和170)接合的一个逻辑器件板片(例如，逻辑器件板片132)。在这种情况下，逻辑器件板片(例如，逻辑器件板片132)可以具有对应于四个存储器板片的大小，例如64mm2±5mm2。这样，根据来自IC器件的计算能力和存储容量的需要，一个逻辑器件板片可以对应于任何数量的存储器板片。应理解，存储器板片可以具有任何其它合适的大小，并且逻辑器件板片可以具有与存储器板片的大小相似的大小或整数的倍数的大小(例如，取决于针对IC而言多少个逻辑器件板片对应于存储器板片)。
在一些实施方式中，逻辑器件晶圆100和存储器晶圆160可以使用任何合适的技术来对准和接合，包括但不限于金属接合(例如，铜到铜接合)、粘合剂接合(例如，聚合物接合)、混合接合(例如，金属/粘合剂重新分布层接合)和穿硅通孔(TSV)。在接合工艺之后，可以经由沿着两个晶圆上的切割线切分来获得多个IC(例如，片上系统(SoC))。这样，用于器件或系统的各个IC可以经由灵活的切分而以各种形状和大小进行扩展，以包括单个IC块(例如，堆叠在存储器板片上的逻辑器件板片)或被互连以提供一个或更多个功能的多个IC块。例如，IC器件或系统可以包括单个IC块，该单个IC块包括堆叠在逻辑器件板片130上并与逻辑器件板片130接合以提供由逻辑器件板片130的IC支持的功能的存储器板片162。在另一示例中，IC器件或系统可以包括多个IC块，诸如与逻辑器件板片132堆叠并接合的存储器板片164、166、168和170。
图1D至图1F是例示了根据本公开的一些实施方式的用于IC的分别具有可扩展架构的各种3D晶圆到晶圆接合堆叠180、182和184(例如，晶圆堆叠180、182和184)的示例图。例如，如图1D所示，晶圆堆叠180包括堆叠在存储器晶圆160上的逻辑器件晶圆100。如图1E所示，晶圆堆叠182包括堆叠在逻辑器件晶圆100上的超过一个的存储器晶圆(例如，晶圆160-1…160-n)。进一步如图1F所示，可以形成包括设置在第一存储器晶圆160-1与第二存储器晶圆160-2之间的逻辑器件晶圆100的夹层结构186。应理解，图1C至图1F是出于例示目的的示例。可以使用任何其它合适的接合叠层，并且该任何其它合适的接合叠层被包括在本公开的范围内。
图2A是例示了根据本公开的一些实施方式的被包括在具有可扩展架构的逻辑器件晶圆100中的多个板片的示例逻辑器件板片222的框图。应理解，板片222可以与图1A至图1F的板片102、120、122、124、126和130中的任何一者相同，或者它可以是逻辑器件晶圆100上的任何其它板片。在一些实施方式中，单独的逻辑器件板片222可以用于IC器件中。在一些其它实施方式中，逻辑器件板片222可以与一个或更多个存储器板片堆叠和接合(如图1C中所讨论的)以用于IC器件中。在一些实施方式中，逻辑器件板片222可以被焊接、插入套接件或经由任何其它合适的方法被集成在IC器件中。
如图2A所示，逻辑器件板片222包括经由内部连接性单元240互连的功能单元230、处理器单元232、外围设备(Peripheral)单元234、一个或更多个存储器控制器250-1、250-2。在一些实施方式中，逻辑器件板片222进一步包括联接至外部连接性单元270的交换器260，以提供用于与外部部件交换信号或数据的通道，所述外部部件诸如是同一晶圆100上的其它板片(例如，逻辑器件板片220、224、226)或另一晶圆上的IC(诸如图1C中的存储器晶圆160上的存储器板片)。在一些实施方式中，这些硬件部件可以作为单个芯片(例如，IC或SoC)被集成到逻辑器件板片222中。应理解，图2A中所例示的逻辑器件板片222是一个示例，而不是限制性的。应理解，逻辑器件板片222可以具有任何类型的单独的芯片系统，其包括具有任何适当功能(诸如成像处理、无线或有线通信)的任何数量的部件。
功能单元230包括在其上实现有软件系统的硬件部件，以执行由板片222提供给对应IC器件的功能。例如，当板片222用于IC器件中的AI计算时，功能单元230可以是包括被配置为支持用于IC器件的深度学习引擎的一个或更多个深度学习处理元件(DPE)的深度学习单元(DPL)。在一些实施方式中，功能单元312包括人工智能(“AI”)训练处理器、AI训练芯片、神经处理单元(“NPU”)、深度学习单元(DPU)或图形处理单元(“GPU”)。
在一些其它示例中，板片222可以用于视频处理，诸如视频压缩、解压缩或转码。功能单元230可以包括支持视频编码功能(例如，高效视频编码(HEVC))的芯片。功能单元230的更多细节将在下面的图3A、图4和图5的示例IC系统中讨论。
处理器单元232可以被实现为中央处理单元(CPU)。在一些实施方式中，处理器单元232可以具有一个或更多个核心。利用由一个或更多个处理器核心提供的计算，处理器单元232可以执行设备的成熟的操作系统。在一些实施方式中，处理器单元232包括被配置为执行指令以支持各种功能(例如，算术、逻辑、控制和输入/输出(I/O)操作)的电路。
外围设备单元234可以包括支持数据通信的硬件设备。例如，外围设备单元234可以包括诸如IC间总线(I2C)总线、IC间声音(I2S)、串行外围设备接口(SPI)和通用异步收发器(UART)的芯片接口。外围设备单元234还可以包括用于实现外围设备通信协议的软件接口。例如，外围设备单元234可以包括PCIe核心，以根据PCIe协议促进板片222与其它板片或系统之间的通信。
存储器控制器250可以控制存储器以促进处理器单元232的功能。例如，存储器控制器250可以促进或控制处理器单元232对存储在本地存储器单元(例如，逻辑器件板片222上的存储器)上的数据的访问。存储器控制器250还可以控制与板片222进行通信的另一板片上或另一系统中的存储器(例如，与逻辑器件板片222接合的对应存储器板片上的存储器)位置，并促进两者之间的数据传输。
内部连接性单元240可以包括局部片上网络(NoC)，该局部片上网络(NoC)可以提供将板片222上的各种硬件部件连接在一起的高速片上互连件。例如，数据、消息、中断、信号等可以经由如图2A所示的局部NoC 240在板片222的部件之间传达。应理解，局部NoC 240可以被其它类型的内部总线代替。
交换器260可以包括被配置用于沿着板片之间的全局连接件来路由业务的电路。在一些实施方式中，交换器260包括多路复用器，该多路复用器包括被配置为使用控制信号一次将多个输入线(或通道)中的一者切换至单个公共输出线的电路。交换器260可以包括由用于切换数字或二进制数据的高速逻辑门制成的数字电路。交换器260也可以是使用晶体管(诸如金属氧化物半导体场效应晶体管(MOSFET))或继电器的模拟类型，以将电压或电流输入中的一者切换至单个输出。
外部连接性单元270可以包括连接至交换器260的全局片上网络(NoC)。全局NoC可以提供高速片上互连件，其将逻辑器件晶圆100上的多个逻辑器件板片之间的各种硬件部件连接在一起。即，尽管局部NoC 240可以促进板片222内的数据或信号通信，但是全局NoC270可以促进板片之间(诸如图2A所示的板片222与板片220、224或226之间)的数据或信号通信。在一些实施方式中，全局NoC 270可以使用板片222上的顶层金属(例如，9个金属层中的第8层或第9层)。这样，可以在逻辑器件晶圆222上的晶圆切分275期间切断全局NoC 270-1，以获得对应逻辑器件板片，而不会影响逻辑器件板片222本身内的功能和连接，或者经由全局NoC 270-2的板片222与其它板片(例如，板片226)之间的功能和连接。如本文所讨论的，逻辑器件晶圆中的全局NoC使用顶部金属层，使得本公开中的结构可以用于具有多个板片的更大芯片，并且还可以在不影响单独的板片组的功能的情况下被切开。
尽管交换器260和外部连接性单元270在图2A中例示为形成在逻辑器件板片222上，但是在一些实施方式中，交换器260和外部连接性单元270也可以形成在3D晶圆到晶圆堆叠结构内的另一结构上。例如，图2B是例示了根据本公开的一些实施方式的包括形成在逻辑器件晶圆223下方的插入层295中的全局片上网络(NoC)297和交换器299的截面图的框图290。插入层295可以是在逻辑器件晶圆223上的逻辑器件板片之间路由的电接口。插入层295可以包括硅(Si)、聚合物、玻璃或任何其它合适的材料。如图2B所示，交换器299和全局NoC 297可以在插入层295中形成为有源插入件。这样，局部NoC(例如，局部NoC 240)仍设置在逻辑管芯上，但是可以将使用的交换器和金属连接件(例如，交换器299和全局NoC 297)设置到插入层中，该插入层也可以沿着切割线切开。
应理解，图2A至图2B例示了包括多个互连部件的示例板片，并且不旨在进行限制。本领域普通技术人员将理解，IC板片可以包括以任何合适的布置组织和连接以提供IC器件的期望功能的任何类型的任何数量的部件。本文讨论的IC架构可以包括具有各种部件的单个或多个异构板片，所述各种部件包括但不限于AI加速器、视频编解码器、局部NoC、外围设备/连接接口等。在一些示例中，晶圆100上的多个板片中的各个板片可以包括被配置为执行相同功能的相似部件。在一些实施方式中，晶圆100上的多个板片可以包括不同部件并且被配置为执行彼此不同的功能。此外，可以通过可以在晶圆上切开而不会影响单独的板片的功能或其它板片的连接的全局NoC来连接板片。
如图1A至图1F和图2所讨论的，本公开提供了一种可扩展架构，该可扩展架构用于经由3D晶圆到晶圆接合为各种IC器件和系统准备IC(例如，SoC)。具体地，即使在最终确定晶圆上的设计布局之后，也可以经由柔性晶圆切分为不同IC器件和系统选择各种数量和组合的板片，以提供具有期望计算能力和存储容量的不同功能。在本公开中设计和制造的IC可以在广泛的领域中使用，包括但不限于AI、机器学习、视频处理、通用计算等。
例如，云计算系统可能需要至少256MB的存储器大小，而边缘计算可能只需要64MB的存储器大小。图1C中的存储器晶圆160可以包括规则的且重复的阵列存储器单元(例如，在16mm2的板片上)，并且可以通过切成不同数量的板片来满足不同需求。然而，逻辑器件晶圆上的常规计算块是不规则的，并且需要针对具有不同硬件要求的不同应用进行重新设计。
在本公开中，如图1A至图1F和图2所例示，通过提供包括逻辑器件晶圆100中的与存储器晶圆160中的存储器板片对准的逻辑器件板片的可扩展架构，可以经由柔性晶圆切分从单个逻辑器件晶圆或3D晶圆到晶圆堆叠获得具有不同尺寸或功能的不同IC芯片。逻辑器件晶圆的设计和制造可以基于单个设计文件(例如，GDSII文件)。这样，IC的设计和制造可以避免多轮设计和晶圆制造，以节省NRE成本并缩短上市时间。
在一些实施方式中，本公开中提供的柔性切分方案还可以提供源自同一晶圆或晶圆堆叠但用于不同产品、不同市场需求或不同设备制造商的多个IC芯片。例如，由晶圆堆叠150制成的一种类型的IC包括单个IC块(例如，与存储器板片162接合的逻辑器件板片130)，该单个IC块可以被集成到电子设备中以执行视频编解码器相关功能。在另一示例中，由晶圆堆叠150制成的另一类型的IC可以包括可以集成到AI加速器系统中的多个IC块(例如，与存储器板片164、166、168和170接合的逻辑器件板片132)。这样，本文公开的IC架构可以支持用于3D晶圆到晶圆混合接合的多产品晶圆(MPW)方法。不同设备制造商可以分担晶圆的设计和制造成本，并减少晶圆的浪费。本文公开的架构和处理还可以使用低成本解决方案(诸如晶圆到晶圆混合接合)，用于具有高吞吐量制造的逻辑器件板片与DRAM板片之间的高带宽访问。
图3A是例示了根据本公开的一些实施方式的用于如下系统的示例可扩展架构的框图，该系统包括逻辑器件晶圆300上的将与存储器晶圆380接合的多个逻辑器件板片。应理解，逻辑器件晶圆300可以与图1A至图1F和图2中讨论的逻辑器件晶圆100相同。在图3A所示的实施方式中，逻辑器件晶圆300包括四个逻辑器件板片310、330、370、372。应理解，逻辑器件板片310、330、370和372可以与图1A至图1F和图2A中讨论的逻辑器件晶圆100上的任何逻辑器件板片相同。例如，图3A中的各个逻辑器件板片可以表示图2A中的逻辑器件板片222的实现示例。在一些实施方式中，逻辑器件晶圆300上的各个逻辑器件板片可以具有16mm2、32mm2、64mm2、128mm2的大小或任何其它合适的大小。在一些实施方式中，逻辑器件晶圆300上的多个逻辑器件板片具有彼此相同的尺寸。在一些实施方式中，如图3A所示由全局NoC360互连的四个板片可以用于边缘计算或视频编解码器处理。在一些实施方式中，图3A中的四个板片中的各个板片可以在单独且独立的SoC器件中实现。
在如图3A所示的一些实施方式中，逻辑器件晶圆300包括二乘二逻辑器件板片阵列，所述二乘二逻辑器件板片阵列包括通过多个全局互连件以通信的方式互连的交替的人工智能(AI)逻辑器件板片(例如，逻辑器件板片310和372)和视频逻辑器件板片(例如，逻辑器件板片330和370)。在一些实施方式中，各个AI逻辑器件板片(例如，逻辑器件板片310)包括通过第一局部片上网络(NoC)互连的被配置为支持AI计算的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器。AI逻辑器件板片的一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。在一些实施方式中，各个视频逻辑器件板片(例如，逻辑器件板片330)包括通过第二局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。
在一些实施方式中，逻辑器件板片310可以与逻辑器件板片372相同，并且包括被配置为执行AI相关功能(诸如AI训练、机器学习、深度学习、神经网络处理、图形处理等)的电路。在一些实施方式中，在本公开中，逻辑器件板片310也称为AI板片。在一些实施方式中，逻辑器件板片310包括经由局部NoC 318互连的功能单元312、CPU 314、外围设备316以及一个或更多个存储器控制器320。
在一些实施方式中，功能单元312包括深度学习单元(DPL)，该深度学习单元(DPL)包括被配置为支持用于IC器件中的AI计算的深度学习引擎的一个或更多个深度学习处理元件(DPE)。在一些实施方式中，功能单元312包括人工智能(“AI”)训练处理器、AI训练芯片、神经处理单元(“NPU”)、深度学习单元(DPU)或图形处理单元(“GPU”)。
在一些实施方式中，CPU 314可以包括被配置为执行指令以支持各种功能(例如，计算算法、控制信号和I/O操作)的电路。在一些实施方式中，外围设备316包括一个或更多个芯片接口(诸如I2C总线、I2S总线、SPI和UART)，以支持板片310与使用芯片接口连接至板片310的设备之间的数据或信号通信。例如，外围设备316可以支持到位于逻辑器件板片310外部的调试设备、存储存储器、I/O设备的连接。
在一些实施方式中，一个或更多个存储器控制器320包括被配置为管理和控制在逻辑器件板片310与对应DRAM存储器(例如，存储器晶圆380上的与逻辑器件板片310集成在一起的存储器板片)之间传输的数据的电路。例如，存储器控制器320实现用于读、写和刷新对应DRAM存储器的逻辑。在一些实施方式中，局部NoC 318包括高速片上互连件，该高速片上互连件经由各个网络接口单元(NIU)将板片310上的各种部件连接在一起。例如，可以基于用于路由分组的报头和有效载荷经由局部NoC 318在板片310内的部件之间传送数据、消息、中断、信号等。这样，可以优化数据通信并减少延迟。应理解，局部NoC 318也可以被其它种类的总线代替。
在一些实施方式中，如图3A所示，逻辑器件板片330可以与逻辑器件板片370相同，并且包括被配置为执行视频编解码器相关功能(诸如视频压缩、解压缩或视频转码等)的电路。在一些实施方式中，在本公开中，逻辑器件板片330也称为视频板片。在一些实施方式中，逻辑器件板片330包括经由局部NoC 338互连的功能单元332、CPU 334、外围设备336以及一个或更多个存储器控制器340。
在一些实施方式中，功能单元332包括被配置为执行各种视频处理的一个或更多个编码器和解码器。例如，编码器或解码器可以与一个或更多个视频编码标准(诸如高效视频编码(HEVC)视频、H.264和MPEG-4)兼容。在一些实施方式中，CPU 334可以包括被配置为执行指令以支持各种功能(例如，计算算法、控制信号和I/O操作)的电路。在一些实施方式中，外围设备336包括一个或更多个芯片接口(诸如I2S、UART、GMAC)和移动工业处理器接口(MIPI)，以支持板片330与使用芯片接口连接至板片330的外部设备之间的媒体数据或信号通信。例如，外围设备336可以支持到位于逻辑器件板片330外部的存储存储器和I/O设备的连接。
在一些实施方式中，一个或更多个存储器控制器340包括被配置为管理和控制在逻辑器件板片330与对应DRAM存储器(例如，存储器晶圆380上的与逻辑器件板片330集成在一起的存储器板片)之间传输的数据的电路。例如，存储器控制器340实现用于读、写和刷新对应DRAM存储器的逻辑。在一些实施方式中，局部NoC 338包括高速片上互连件，该高速片上互连件经由各个网络接口单元(NIU)将板片330上的各种部件连接在一起。例如，可以基于用于路由分组的报头和有效载荷经由局部NoC 338在板片330内的部件之间传送数据、消息、中断、信号等。这样，可以优化数据通信并减少延迟。应理解，局部NoC 338也可以被其它种类的总线代替。
在一些实施方式中，晶圆300进一步包括连接至全局NoC(例如，全局NoC 350和352)的一个或更多个交换器(例如，交换器322和342)，以提供用于在板片(例如，板片310、330、370和372)之间交换信号或数据的通道。在一些实施方式中，交换器是用于路由数据的多路复用器。例如，交换器322被配置为分别经由全局NoC350和352将数据分组从板片310路由至其它板片(诸如板片330或370)。
在如图3A所示的一些实施方式中，在逻辑器件晶圆300上制造IC(例如，如图3B中的示例所例示)之后，可以将存储器晶圆380(例如，DRAM晶圆)与逻辑器件晶圆300堆叠和接合。尽管逻辑器件晶圆300被设置在存储器晶圆380的顶部上以用于图3A中的例示，但是可以在接合(例如，如图1C至图1F所示)期间形成不同晶圆布局。例如，可以在如图3B所示的接合之后将存储器晶圆(图3A中未示出)设置在逻辑器件晶圆300的顶部上。存储器晶圆380可以与图1C中讨论的存储器晶圆160相同。例如，存储器晶圆380可以包括多个存储器板片。在一些实施方式中，用于分开存储器晶圆380上的存储器板片的切割线(例如，图3A的切割线382和384)可以与用于分开逻辑器件晶圆300上的逻辑器件板片的切割线(例如，切割线302和304)对准。
图3B是例示了根据本公开的一些实施方式的通过沿着线B-B切开接合的晶圆300和380而获得的全局NoC 350的截面图390的框图。在一些实施方式中，箭头392表示存储器晶圆380的DRAM板片与逻辑器件晶圆300的逻辑器件板片310和330之间的接合(诸如金属接合和TSV)，其可以提供具有大带宽的有效存储器访问。
如图3B所示，在一些实施方式中，可以通过沉积多个金属层并且对所沉积的金属层执行光刻以获得期望电路来制造全局NoC 350。在一些实施方式中，全局NoC 350的电路形成在上层(例如，更接近晶圆的表面)中的金属层中，所述上层诸如是逻辑器件板片310和330上的9个金属层中的顶层金属层8或9。应理解，全局NoC 350也可以形成在另一结构中，诸如形成在图2B所示的插入层295中。
图3C是例示了根据本公开的一些实施方式的通过沿着切割线C-C(例如，切割线304)切开图3A中的接合晶圆而获得的截面图395的框图。在一些实施方式中，在沿着如图3A和图3C所示的切割线304切开以将板片310和330与板片370和372分开后，可以分别在位置362和360处切开全局NoC 352和354，而不会影响板片310与330之间经由全局NoC 350的互连。此外，经由局部NoC 318的逻辑器件板片310内的或者经由局部NoC 338的逻辑器件板片330内的多个部件之间的互连也不受切开的影响。
在一些实施方式中，可以根据设备要求以任何合适的方式切开接合晶圆。在一些示例中，通过沿着切割线304和384水平切开或沿着切割线302和382垂直切开，可以在系统(例如，单个SoC)中使用与两个存储器板片接合的两个逻辑器件板片来提供AI功能和视频处理功能，诸如通过逻辑器件板片310和逻辑器件板片330或者逻辑器件板片310和逻辑器件板片370来提供。
在一些示例中，通过沿着切割线304和384水平地切开以及沿着切割线302和382垂直地切开，可以在系统(例如，单个SoC)中使用与单独的存储器板片接合的单独的逻辑器件板片来提供AI特征或视频处理。例如，所述设备可能需要较低级别的计算能力(诸如针对深度神经网络(DNN)计算中的边缘设备)，因此该设备可以使用与存储器晶圆380中的对应存储器板片接合的逻辑器件板片310。在另一示例中，所述设备可以用于视频编解码器(诸如编码和解码)，该设备可以使用与存储器晶圆380中的对应存储器板片接合的逻辑器件板片330。
在一些示例中，如图3A所示的所有四个板片可以用于被配置为执行视频压缩、解压缩和转码以及应用与视频处理相关联的AI特征的计算系统中。如图3A所示的全局NoC可以被配置为连接晶圆300上的所有板片以进行通信。例如，计算系统可以用于优化视频压缩。计算系统可以包括被配置为解压缩视频数据的视频处理单元(例如，板片330和370中的解码器)。计算系统可以进一步包括DNN处理器(例如，在板片310或372中)，该DNN处理器被配置为计算与由解码器(例如，在板片330或370中)执行的解压缩处理相关联的元数据。可以将结果反馈到编码器(例如，在板片330或370中)以增加压缩处理的压缩率。在一些实施方式中，对于需要具有不同计算能力的各种功能的应用，计算系统可以将相应功能(例如，DNN计算或视频编解码器处理)分区到适当的板片。全局NoC和交换器可以用于在多个板片之间提供有效的数据路由和传输。在一些实施方式中，与晶圆300上的交换器一起工作的全局NoC可以在不同板片之间路由采用不同格式的各种类型的数据，以进行处理。
在一些实施方式中，当系统(诸如更大或更复杂的SoC)中不止包括逻辑器件板片时，可以禁用一些外围设备。一个外围设备集可以针对一个系统保持活动状态。例如，当系统包括两个、三个或四个逻辑器件板片时，一个逻辑器件板片上的一个外围设备集可以保持活动状态，其它逻辑器件板片上的外围设备可以被禁用。
如本文所讨论的，该系统可以包括两个级别的连接件，其包括用于各个逻辑器件板片的全局NoC和个体局部NoC的网络。全局NoC可以在不同板片之间提供板片间通信，而局部NoC可以在某个板片内的不同部件之间提供板片内通信。具有两个级别的连接件的好处包括一个级别的连接件可能不会影响另一级别的连接件。例如，切断全局NoC以分开两个板片可能不会影响各个板片内的局部NoC连接。局部NoC可以处理局部连接和数据通信，并进一步提供到关联的全局NoC的连接和数据通信。此外，切断两个板片之间的全局NoC可能不会影响提供到其它板片的连接的其它全局NoC。
如本公开中所讨论的，晶圆中的板片的模块化设计可以经由灵活的切分来提供可扩展架构。这样，一种晶圆设计可以应用于具有不同功能和大小的各种IC器件或系统。无需针对各个系统进行单独且定制的设计。这样，可扩展架构设计可以节省成本和时间，并减少晶圆上的浪费。
此外，图3A中的AI板片与视频板片之间的交替布局仅被提供为出于例示目的的示例，而不旨在进行限制。应理解，可以以任何合适的方式来布置提供不同功能的板片。另外，图3A中的交换器仅以示例性布置例示。应理解，可以以适合于该系统的任何拓扑(包括但不限于如图3A所示的网格、环形、交叉杆(cross bar)或任何其它拓扑)设置任何数量的交换器。在一些实施方式中，交换器和全局NoC可以由系统的应用功能或系统内传送的数据量来确定。
图4是例示了根据本公开的一些实施方式的用于如下系统的示例可扩展架构的框图，该系统包括将与存储器晶圆480接合的逻辑器件晶圆400上的多个逻辑器件板片。应理解，逻辑器件晶圆400可以与图1A至图1F和图2中讨论的逻辑器件晶圆100或图3A至图3C中的晶圆300相同。在如图4所示的一些实施方式中，逻辑器件晶圆400包括九个逻辑器件板片401、402、403、404、410、405、406、407和408。在一些实施方式中，逻辑器件晶圆400上的各个逻辑器件板片可以具有16mm2、32mm2、64mm2、128mm2的大小或任何其它合适的大小。在一些实施方式中，逻辑器件晶圆400上的多个逻辑器件板片具有彼此相同的尺寸。
在如图4所示的一些实施方式中，逻辑器件晶圆400包括三乘三逻辑器件板片阵列，所述三乘三逻辑器件板片阵列包括设置在该阵列的中心的人工智能(AI)加速器逻辑器件板片(例如，逻辑器件板片410)，以及围绕该AI加速器逻辑器件板片的交替的AI逻辑器件板片(例如，板片401、403、406和408)和视频逻辑器件板片(例如，板片402、404、405和407)。三乘三逻辑器件板片阵列可以通过多个全局互连件以通信的方式互连。在一些实施方式中，AI加速器逻辑器件板片包括通过第一局部片上网络(NoC)互连的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。AI加速器逻辑器件板片可以包括被配置为能够通过与主机系统连接而插入的连接性单元(例如，包括外围部件互连快速(PCIE)卡)。例如，可以经由PCIE卡将包括AI加速器逻辑器件板片的IC插入主机系统，以与主机系统进行数据通信。在一些实施方式中，各个AI逻辑器件板片(例如，与AI板片310大致相似)包括通过局部NoC互连的多个DPE、CPU以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。在一些实施方式中，各个视频逻辑器件板片(例如，与视频板片330大致相似)包括通过局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。
在一些实施方式中，逻辑器件晶圆400包括与图3A中的AI板片310或372大致相似的AI板片401、403、406和408。在一些实施方式中，AI逻辑器件板片401、403、406和408中的各个AI逻辑器件板片包括被配置为执行AI相关功能(诸如机器学习、深度学习等)的电路。在一些实施方式中，AI逻辑器件板片401、403、406和408中的各个AI逻辑器件板片包括与图3A中讨论的AI板片310大致相似的部件。
在一些实施方式中，逻辑器件晶圆400进一步包括与图3A中的视频板片330或370大致相似的视频板片402、404、405和407。在一些实施方式中，视频板片402、404、405和407中的各个视频板片包括被配置为执行视频编解码器相关功能(诸如视频压缩、解压缩或视频转码等)的电路。在一些实施方式中，视频板片402、404、405和407中的各个视频板片包括与图3A中讨论的视频板片330大致相似的部件。
在一些实施方式中，逻辑器件晶圆400还包括AI加速器板片410。在一些实施方式中，AI加速器板片410包括被配置为执行服务器端功能(诸如云计算、神经网络(NN)计算加速器等)的电路。在一些实施方式中，AI加速器板片410包括经由局部NoC 416互连的功能单元412、连接性单元414以及一个或更多个存储器控制器418。
在一些实施方式中，功能单元412包括一个或更多个深度学习处理元件(DPE)，该一个或更多个深度学习处理元件(DPE)被配置为支持用于AI加速器的神经网络引擎。在一些实施方式中，连接性单元414可以被配置为与主机系统(例如，服务器系统)进行通信，以从主机系统或外部源接收一个或更多个分组。例如，AI加速器板片400不仅可以处理来自/去往主机系统的分组，而且可以处理来自/去往外部源的分组。在一些实施方式中，连接性单元414可以基于通用串行总线(USB)、串行外围设备接口(SPI)、JART、并行接口(例如，外围部件互连(PCI))、串行接口(例如，外围部件互连快速(PCIE))等。在一些实施方式中，AI加速器板片410包括PCIE卡，该PCIE卡可以插入主机系统中并且向主机系统提供数据的高速传输。
在一些实施方式中，一个或更多个存储器控制器418包括被配置为管理和控制在AI加速器板片410与对应DRAM存储器(例如，存储器晶圆480上的与板片410集成在一起的存储器板片)之间传输的数据的电路。例如，存储器控制器418实现用于读、写和刷新对应DRAM存储器的逻辑。在一些实施方式中，局部NoC 416包括高速片上互连件，其经由各个网络接口单元(NIU)将板片410上的各种部件连接在一起。例如，可以经由局部NoC 416在板片410内的部件之间传送数据、消息、中断、信号等，以路由分组进而优化数据通信并减少延迟。
在一些实施方式中，所述九个板片包括四个AI加速器板片、四个视频板片和一个AI加速器板片。应理解，作为示例以如图4所例示，AI加速器板片410设置在所述九个板片的中间。在该配置下，AI加速器板片410与其它八个板片具有相对短的通信距离。如果AI加速器板片410与其它八个板片一起用于系统中，则该配置可以是有益的。应理解，AI加速器板片410不限于中间位置，并且还可以以任何其它配置设置。
在一些实施方式中，晶圆400进一步包括连接至全局NoC的多个交换器，以提供用于在晶圆400上的板片之间交换信号或数据的通道。在一些实施方式中，交换器是用于路由数据的多路复用器。在一些实施方式中，全局NoC可以采用任何合适的拓扑，诸如环形、如图4所示的网格或其它拓扑，以连接多个板片。
在如图4所示的一些实施方式中，在逻辑器件晶圆400上制造IC后，可以将存储器晶圆480(例如，DRAM晶圆)与逻辑器件晶圆400堆叠并接合。尽管为了在图4中进行例示而将逻辑器件晶圆400设置在存储器晶圆480的顶部，但可以在接合期间形成不同晶圆布局。例如，可以在接合后将存储器480设置在逻辑器件晶圆400的顶部(类似于图3B中的布局)。可以使用诸如金属接合、混合接合和TSV的任何合适的接合技术将存储器晶圆480与逻辑器件晶圆400接合。存储器晶圆480可以与图1C中讨论的存储器晶圆160或图3A中的存储器晶圆380相同。例如，存储器晶圆480可以包括多个存储器板片。类似于图2A至图2B以及图3A至图3C中的讨论，可以将图4中的全局NoC切割以分开某些板片，而不影响与其它板片的互连或经由相关联的局部NoC的在各个板片内的连接。如本文所讨论的，全局NoC或交换器可以形成在除逻辑器件晶圆之外的另一结构(诸如图2B所例示的插入层295)中。
在一些实施方式中，切割线(例如，用于分开存储器晶圆480上的存储器板片的切割线)可以与用于分开逻辑器件晶圆400上的逻辑器件板片的切割线对准。在一些实施方式中，可以根据设备要求以任何合适的方式切开图4所示的接合晶圆结构。在一些示例中，水平或垂直布置的九个板片中的两个或三个板片可以被包括在单个SoC中。在一些示例中，可以在单个SoC中使用九个板片中的四个(二乘二)或六个(二乘三)板片。在一些示例中，可以在单个SoC(诸如用于云计算的服务器系统)中使用如图4所示的所有九个板片。
在一些实施方式中，如图4所示的通过全局NoC结合交换器互连的九个板片可以用于各种系统，诸如边缘计算、视频编解码器处理、AI加速器或其组合。在一些实施方式中，来自图4中的九个板片的任何数量(从1至9)的板片可以在独立的SoC中实现。例如，可以在单独的SoC中使用九个板片中的各个板片。在其它示例中，两个(例如，1乘2)、三个(例如，1乘3)、四个(例如，2乘2)、六个(例如，2乘3)或九个(3乘3)板片可以是从九个板片切开的，以用于各个SoC中。
在一些实施方式中，可以根据系统所需的计算能力来选择晶圆400上的逻辑器件板片的数量和功能。例如，如果系统在服务器端使用并且需要更高的计算能力(诸如AI加速器服务器)，则可以选择更多的逻辑器件板片(包括AI加速器板片410)。在另一示例中，如果系统在用户端使用并且需要较低的计算能力(诸如移动设备)，则可以选择较少的具有公用AI板片(例如，AI板片401)的逻辑器件板片。
在一些实施方式中，由连接在AI加速器板片与其它板片之间的全局NoC提供的带宽可以根据产品需求而相同或可以不同，以支持不同业务需求。在一些实施方式中，带宽、全局NoC的设置或交换器的位置可以由系统的应用功能、数据通信的带宽或系统使用的数据格式来确定或定制。
图5是例示了根据本公开的一些实施方式的用于如下系统的示例可扩展架构的框图，该系统包括与存储器晶圆580接合的逻辑器件晶圆500上的多个逻辑器件板片。应理解，逻辑器件晶圆500可以与图1A至图1F和图2中讨论的逻辑器件晶圆100或图3A至图3C中的晶圆300或图4中的晶圆400相同。在一些实施方式中，逻辑器件晶圆500包括如图5所示的采用5乘5方形的二十五个逻辑器件板片501-525。在一些实施方式中，逻辑器件晶圆500上的各个逻辑器件板片可以具有16mm2、32mm2、64mm2、128mm2的大小或任何其它合适的大小。在一些实施方式中，逻辑器件晶圆500上的多个逻辑器件板片具有彼此相同的尺寸。
在如图5所示的一些实施方式中，逻辑器件晶圆500包括五乘五逻辑器件板片阵列，所述五乘五逻辑器件板片阵列包括设置在该阵列的中心的人工智能(AI)加速器逻辑器件板片(例如，逻辑器件板片513)，以及围绕该AI加速器逻辑器件板片513的交替的AI逻辑器件板片(例如，板片501、503、505、515、525、523、521、511、507、509、519和517)和视频逻辑器件板片(例如，板片502、504、510、520、524、522、516、506、508、514、518和512)。五乘五逻辑器件板片阵列可以通过多个全局互连件以通信的方式互连。在一些实施方式中，AI加速器逻辑器件板片513与AI加速器逻辑器件板片410大致类似并且包括通过第一局部片上网络(NoC)互连的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。AI加速器逻辑器件板片513可以包括被配置为能够通过与主机系统连接而插入的连接性单元(例如，包括外围部件互连快速(PCIE)卡)。例如，可以经由PCIE卡将包括AI加速器逻辑器件板片513的IC插入主机系统，以与主机系统进行数据通信。在一些实施方式中，各个AI逻辑器件板片(例如，与AI板片310大致相似)包括通过局部(NoC)互连的多个DPE、CPU以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。在一些实施方式中，各个视频逻辑器件板片(例如，与视频板片330大致相似)包括通过局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器。所述一个或更多个存储器控制器可以连接至存储器晶圆上的一个或更多个存储器板片。
在一些实施方式中，逻辑器件晶圆500包括与图3A中的AI板片310或372或与图4中的AI板片401、403、406或408大致相似的AI板片501、503、505、507、509、511、515、517、519、521、523和525。在一些实施方式中，晶圆500上的各个AI逻辑器件板片包括被配置为执行AI相关功能(诸如机器学习、深度学习等)的电路。在一些实施方式中，晶圆500上的各个AI逻辑器件板片包括与图3A中讨论的AI板片310大致相似的部件。
在一些实施方式中，逻辑器件晶圆500进一步包括与图3A中的视频板片330或370或图4中的视频板片402、404、405和407大致相似的视频板片502、504、506、508、510、512、514、516、518、520、522和524。在一些实施方式中，晶圆500的各个视频板片包括被配置为执行视频编解码器相关功能(诸如视频压缩、解压缩或视频转码等)的电路。在一些实施方式中，晶圆500的各个视频板片包括与图3A中讨论的视频板片330大致相似的部件。
在一些实施方式中，逻辑器件晶圆500还包括AI加速器板片513。在一些实施方式中，AI加速器板片513包括被配置为执行服务器端功能(诸如云计算、神经网络(NN)计算加速器等)的电路。在一些实施方式中，AI加速器板片513与图4中讨论的AI加速器板片410大致相似。例如，AI加速器板片513还包括：功能单元，该功能单元包括DPE；连接性单元，其包括被配置为提供高速数据传输的USB、PCIE、SPI或JART接口；存储器控制器，其用于管理AI加速器板片513与对应DRAM存储器之间的数据传输；以及局部NoC，其在板片513上的各种部件之间提供高速片上互连。
在如图5所示的一些实施方式中，晶圆500进一步包括连接至全局NoC的多个交换器，以提供用于在晶圆500上的板片之间交换信号或数据的通道。在一些实施方式中，交换器是用于路由数据的多路复用器。在一些实施方式中，全局NoC可以采用任何合适的拓扑，诸如环形、如图5所示的网格或其它拓扑，以连接多个板片。
在如图5所示的一些实施方式中，在逻辑器件晶圆500上制造IC后，可以将存储器晶圆580(例如，DRAM晶圆)与逻辑器件晶圆500堆叠并接合。尽管为了在图5中进行例示而将逻辑器件晶圆500设置在存储器晶圆580的顶部，但可以在接合期间形成不同晶圆布局。例如，可以在接合后将存储器580设置在逻辑器件晶圆500的顶部(类似于图3B中的布局)。可以使用诸如金属接合、混合接合和TSV的任何合适的接合技术将存储器晶圆580与逻辑器件晶圆500接合。存储器晶圆580可以与图1C中讨论的存储器晶圆160或图3A中的存储器晶圆380或图4中的存储器晶圆480相同。例如，存储器晶圆580可以包括多个存储器板片。类似于图3A至图3C中的讨论，可以将图5中的全局NoC切割以分开某些板片，而不影响与其它板片的互连或经由相关联的局部NoC的在各个板片内的连接。
在一些实施方式中，切割线(例如，用于分开存储器晶圆580上的存储器板片的切割线)可以与用于分开逻辑器件晶圆500上的逻辑器件板片的切割线对准。在一些实施方式中，可以根据设备要求以任何合适的方式切开图5所示的接合晶圆结构。在一些示例中，水平或垂直布置的二十五个板片中的任何数量(从一至二十五)的板片可以被包括在单个SoC中。
在如图5所示的一些实施方式中，通过全局NoC结合交换器互连的二十五个板片可以用于各种系统，诸如边缘计算、视频编解码器处理、视频转码、AI加速器、云计算或其组合。在一些实施方式中，来自图5中的二十五个板片的任何数量(从一至二十五)的板片可以在独立的SoC中实现。例如，二十五个板片中的各个板片可以在单独的SoC设备中使用。在其它示例中，两个(例如，1乘2)、三个(例如，1乘3)、四个(例如，2乘2或1乘4)、五个(例如，1乘5)、六个(例如，2乘3)、八个(例如，2乘4)、九个(例如，3乘3)、十个(例如，2乘5)、十二个(例如，3乘4)、十五个(例如，3乘5)、十六个(例如，4乘4)、二十个(例如，4乘5)或二十五个(例如，5乘5)板片可以是从二十五个板片切开的，以用于各个SoC系统中。
在一些实施方式中，可以根据系统所需的计算能力来选择晶圆500上的逻辑器件板片的数量和功能。例如，如果系统在服务器端使用并且需要更高的计算能力(诸如AI加速器服务器)，则可以选择更多的逻辑器件板片(包括AI加速器板片513)。在另一示例中，如果系统在用户端使用并且需要较低的计算能力(诸如移动设备)，则可以选择较少的具有公用AI板片(例如，AI板片501)的逻辑器件板片。
应理解，作为示例以如图5所示，AI加速器板片513设置在所述二十五个板片的中间。在该配置下，AI加速器板片513与其它板片具有相对短的通信距离。如果AI加速器板片513与其它相邻板片一起用于系统中，则该配置可以是有益的。应理解，AI加速器板片513不限于中间位置，并且还可以以任何其它配置设置。
在一些实施方式中，由连接在晶圆500上的板片之间的各种全局NoC提供的带宽可以根据产品需求而相同或可以不同，以支持不同业务需求。在一些实施方式中，带宽、全局NoC的设置或交换器的位置可以由系统的应用功能、数据通信的带宽或系统使用的数据格式来确定或定制。
图6A至图6D是例示了根据本公开的一些实施方式的与可以在可扩展架构中使用的交换器联接的全局片上网络(NoC)的各种示例布局的框图。应理解，图6A至图6D所示的各种全局NoC和交换器的布局(诸如交叉杆拓扑610、通用拓扑620、右连接630或网格拓扑640)可以用于如图3A、图4和图5所讨论的任何可扩展架构中，以提供用于板片之间的数据传输的高速和有效的业务路由。在一些实施方式中，全局NoC可以包括多层结构，例如，可以将全局NoC拓扑中的电路的不同行或不同列设置在不同层中。例如，第一行电路可以设置在第一层中，而第二行电路可以设置在第二层中。
在一些实施方式中，交换器是用于基于相关联的优先级来路由数据的多路复用器。可以根据系统要求来定制交换器的数量、位置或功能。在一些实施方式中，网络接口单元(NIU)可以根据局部协议将分组从全局NoC变换至局部NoC。在一些实施方式中，发起者网络接口单元(INIU)可以充当主控器以将请求发送到对应交换器。交换器被配置为根据请求的任务将业务路由至一个或更多个目标网络接口单元(TNIU)，所述一个或更多个目标网络接口单元充当从属设备以生成响应。在一些实施方式中，当在晶圆切分期间可以切断全局NoC的某些部分时，交换器将不受影响。
图7例示了根据本公开的一些实施方式的基于可扩展架构来制造诸如片上系统(SoC)的集成电路(IC)的示例性方法的流程图。应理解，图7的方法700可以通过半导体制造设备或组装设备来执行。例如，方法700的一个或更多个步骤可以在半导体制造厂处执行。
在步骤705，沿着至少一个第一切割线和至少一个第二切割线(例如，切割线304和384，或切割线302和382)切分与第二晶圆(例如，图3A至图3C中的晶圆380)接合的第一晶圆(例如，图3A至图3C中的晶圆300)，以获得一个或更多个集成电路(IC)，诸如片上系统(SoC)。在一些实施方式中，所述一个或更多个IC包括如下IC，该IC包括来自第一晶圆的与来自第二晶圆的至少一个板片(例如，图1C的板片162)接合(如图1C至图1F、图3A、图4和图5中所讨论的)的至少一个板片(例如，图1C的板片130)。
在框710，在第一晶圆(例如，图2A中的晶圆100)上形成多个板片(例如，图2A中的板片220、222、224和226)。在一些实施方式中，所述多个板片经由至少一个第一切割线(例如，图1B中的切割线112和114)分开。在一些实施方式中，各个板片(例如，图2A中的板片222)包括功能单元(例如，图2A中的功能单元230)，该功能单元包括被配置为执行某些功能的电路。
在框720，第二晶圆(例如，图3A中的晶圆380)包括经由至少一个第二切割线(例如，图3A中的切割线382、384)分开的多个板片(例如，包括图1C的存储器晶圆160的板片162)。在一些实施方式中，至少一个第二切割线与至少一个第一切割线基本对准，如图1C和图3A至图3C中所讨论的。在一些实施方式中，第一晶圆(例如，图3A中的晶圆300)可以与第二晶圆(例如，图3A中的晶圆380)接合。
在框730，在第一晶圆上形成至少一个全局互连件(例如，图2A中的全局NoC270)。在一些实施方式中，至少一个全局互连件也可以形成在另一结构中，诸如如图2B中所描述的插入层295。在一些实施方式中，至少一个全局互连件被配置为以通信的方式连接第一晶圆的多个板片。例如，如图3A所示，可以通过全局NoC 350、352、354和356连接晶圆300上的板片310、330、370和372。
图8是例示了用于处理或生成集成电路(IC)系统(例如，图1A至图1F、图2A至图2B、图3A至图3C、图4、图5或图6A至图6D中的系统)的表示的处理系统800的一些实施方式的框图。处理系统800包括一个或更多个处理器802、存储器804以及一个或更多个通信设备806。处理器802、存储器804和通信设备806使用任何合适的类型、数量或配置的有线或无线连接件808进行通信。
处理器802执行存储在存储器804中的一个或更多个处理812的指令，以响应于用户输入814和参数816来生成或处理表示820。处理812可以是用于设计、模拟、分析或验证电子电路或准备用于制造的电子电路(例如，通过生成用于创建一个或更多个光掩模的一个或更多个表示820)的任何合适的类型、数量或配置的电子设计自动化(EDA)工具或其部分。在一些实施方式中，表示820包括与描述图1A至图1F和图2A至图2B中的晶圆100、图1C中的晶圆160、图3A至图3C中的晶圆300或晶圆380、图4中的晶圆400或480、图5中的晶圆500或580及其所公开的各个板片上的IC部件和结构的全部或某些部分的任何IC设计布局相关联的数据。与表示820相关联的数据可以采用任何合适的格式。这种格式的示例包括网表、硬件描述语言格式、现场可编程门阵列比特流、库格式、模拟格式、图形数据库系统(GDS)或GDSII文件以及物理设计(例如，布局或计算机辅助设计(CAD)文件)格式。在一些实施方式中，一个或更多个处理812在由处理器802执行时可以访问第一类型的表示820、将该表示820转换为第二类型并经由通信设备806将第二类型的表示存储在存储器804或另一合适的存储器(未示出)中。
存储器804包括存储处理812、用户输入814、参数816和表示820的任何适当类型、数量或配置的非暂时性计算机可读存储介质。在一些实现方式中，存储器804可以包括高速随机存取存储器，诸如DRAM、SRAM或其它随机存取固态存储器设备。在一些实现方式中，存储器804包括非易失性存储器，诸如一个或更多个磁盘存储设备、光盘存储设备、闪存存储器设备或其它非易失性固态存储设备。可以从诸如键盘、鼠标或触摸屏的任何合适的源接收用户输入814。参数816可以包括电子电路库、设计策略、处理规则或由一个或更多个处理812用于生成或处理表示820的其它信息。
通信设备806包括将信息从处理系统800传输至另一处理或存储系统(未示出)或从另一处理或存储系统(未示出)接收信息的任何合适类型、数量或配置的有线或无线设备。例如，通信设备806可以将表示820传输至另一系统(未示出)。通信设备806还可以从另一系统(未示出)接收处理812、用户输入814、参数816或表示820中的电路部件或元件，并使处理812、用户输入814、参数816或表示820中的电路部件或元件存储在存储器804中。
应理解，上述实施方式可以通过硬件或软件(程序代码)或硬件和软件的组合来实现。如果通过软件实现，则可以将该软件存储在计算机可读介质中(例如，存储在图8的存储器804中)。当由处理器(例如，处理器802)执行时，所述软件可以促进与本文公开的可扩展架构相关联的设计布局(例如，表示820)的创建和生成。当软件指令由一个或更多个处理器执行并且与硬件结合工作时，也可以使用软件指令来实现图7中的方法700。可以通过硬件或软件或硬件和软件的组合来实现本公开中描述的计算单元和其它功能单元。应理解，上述模块/单元中的多个模块/单元可以组合为一个模块/单元，并且上述模块/单元中的各个模块/单元可以进一步分为多个子模块/子单元。
可以使用以下条款进一步描述所述实施方式：
1.一种集成电路系统，所述集成电路系统包括：
多个逻辑器件板片，所述多个逻辑器件板片形成在逻辑器件晶圆上并经由至少一个第一切割线分开，所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行相应功能的电路；
至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式连接所述多个逻辑器件板片；
多个存储器板片，所述多个存储器板片形成在与所述逻辑器件晶圆连接的存储器晶圆上，所述多个存储器板片经由所述存储器晶圆上的至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准，其中，沿着所述至少一个第一切割线和所述至少一个第二切割线同时切分所述逻辑器件晶圆和所述存储器晶圆，以获得多个集成电路(IC)，所述多个集成电路(IC)中的各个IC包括与至少一个存储器板片连接的至少一个逻辑器件板片。
2.根据条款1所述的集成电路系统，其中，所述多个IC中的第一IC包括与对应存储器板片接合的第一数量的逻辑器件板片，并且所述多个IC中的第二IC包括与对应存储器板片接合的第二数量的逻辑器件板片，所述第一数量与所述第二数量不同。
3.根据条款1或2所述的集成电路系统，其中，所述多个IC包括：第一IC，所述第一IC包括第一逻辑器件板片，所述第一逻辑器件板片包括被配置为执行第一功能的第一电路；以及第二IC，所述第二IC包括第二逻辑器件板片，所述第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的第二电路。
4.根据条款1至3中任一项所述的集成电路系统，其中，所述各个IC包括来自所述逻辑器件晶圆的与来自所述存储器晶圆的对应存储器板片连接的第一逻辑器件板片和第二逻辑器件板片。
5.根据条款1至4中任一项所述的集成电路系统，其中，所述各个逻辑器件板片的所述功能单元包括一个或更多个神经网络单元。
6.根据条款1至5中任一项所述的集成电路系统，其中，所述各个逻辑器件板片的所述功能单元包括视频解码器。
7.根据条款1至6中任一项所述的集成电路系统，其中，所述各个逻辑器件板片进一步包括通过局部互连件与所述功能单元互连的中央处理单元(CPU)、一个或更多个外围设备接口以及一个或更多个存储器控制器。
8.根据条款1至7中任一项所述的集成电路系统，其中，所述逻辑器件晶圆上的所述多个逻辑器件板片包括第一逻辑器件板片，所述第一逻辑器件板片包括人工智能(AI)加速器单元和外围部件互连快速(PCIE)卡，并且其中，由所述第一逻辑器件板片制成的第一IC能够经由所述PCIE卡插入主机系统。
9.根据条款1至8中任一项所述的集成电路系统，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片包括二乘二逻辑器件板片阵列，所述二乘二逻辑器件板片阵列包括通过多个全局互连件以通信的方式互连的交替的人工智能(AI)逻辑器件板片和视频逻辑器件板片；
各个AI逻辑器件板片包括通过第一局部片上网络(NoC)互连的被配置为支持AI计算的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第二局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
10.根据条款1至8中任一项所述的集成电路系统，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片包括三乘三逻辑器件板片阵列，所述三乘三逻辑器件板片阵列包括设置在所述阵列的中心的人工智能(AI)加速器逻辑器件板片，以及围绕所述AI加速器逻辑器件板片的交替的AI逻辑器件板片和视频逻辑器件板片，所述三乘三逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述AI加速器逻辑器件板片包括通过第一局部片上网络(NoC)互连的多个深度学习处理元件(DPE)、中央处理单元(CPU)、以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述AI加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的连接性单元；
各个AI逻辑器件板片包括通过第二局部NoC互连的多个DPE、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
11.根据条款1至8中任一项所述的集成电路系统，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片包括五乘五逻辑器件板片阵列，所述五乘五逻辑器件板片阵列包括设置在所述阵列的中心的人工智能(AI)加速器逻辑器件板片，以及围绕所述AI加速器逻辑器件板片的交替的AI逻辑器件板片和视频逻辑器件板片，所述五乘五逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述AI加速器逻辑器件板片包括通过第一局部片上网络(NoC)互连的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述AI加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的外围部件互连快速(PCIE)卡；
各个AI逻辑器件板片包括通过第二局部NoC互连的多个DPE、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
12.根据条款1至11中任一项所述的集成电路系统，所述集成电路系统进一步包括至少一个交换器，所述至少一个交换器与所述至少一个全局互连件连接，以在所述各个IC中的一个或更多个逻辑器件板片之间路由数据。
13.根据条款1至12中任一项所述的集成电路系统，其中，所述多个IC由不同设备制造商用于不同设备中。
14.根据条款1至13中任一项所述的集成电路系统，其中，所述多个IC包括一个或更多个片上系统(SoC)。
15.根据条款1至14中任一项所述的集成电路系统，其中，所述至少一个全局互连件是多个全局互连件的一部分，所述多个全局互连件以从环形连接、交叉杆拓扑和网格拓扑中选择的拓扑形成在所述逻辑器件晶圆上。
16.一种集成电路系统，所述集成电路系统包括：
逻辑器件晶圆，所述逻辑器件晶圆包括经由至少一个第一切割线分开的第一逻辑器件板片和第二逻辑器件板片，所述第一逻辑器件板片包括被配置为执行第一功能的电路，所述第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的电路；
至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式联接所述第一逻辑器件板片与所述第二逻辑器件板片；以及
存储器晶圆，所述存储器晶圆与所述逻辑器件晶圆接合，所述存储器晶圆包括经由至少一个第二切割线分开的多个存储器板片，所述至少一个第二切割线与所述至少一个第一切割线基本对准，使得能够沿着所述至少一个第一切割线和所述至少一个第二切割线切分与所述存储器晶圆接合的所述逻辑器件晶圆，以获得至少一个集成电路(IC)，所述至少一个集成电路(IC)包括与至少一个存储器板片连接的至少一个逻辑器件板片。
17.根据条款16所述的集成电路系统，所述集成电路系统进一步包括：
形成在所述逻辑器件晶圆上的第一逻辑器件板片集和第二逻辑器件板片集，其中，所述第一逻辑器件板片是所述第一逻辑器件板片集的一部分，所述第二逻辑器件板片是所述第二逻辑器件板片集的一部分，并且其中，所述至少一个全局互连件是多个全局互连件的一部分，所述多个全局互连件被配置为以通信的方式联接所述第一逻辑器件板片集与所述第二逻辑器件板片集。
18.根据条款16或17所述的集成电路系统，其中，所述至少一个IC包括来自所述逻辑器件晶圆的与来自所述存储器晶圆的对应存储器板片连接的所述第一逻辑器件板片和所述第二逻辑器件板片。
19.根据条款16至18中任一项所述的集成电路系统，其中，在所述逻辑器件晶圆上，所述第一逻辑器件板片具有与所述第二逻辑器件板片大致相似的尺寸。
20.根据条款16至19中任一项所述的集成电路系统，其中，所述第一逻辑器件板片的电路包括第一功能单元，所述第一功能单元包括一个或更多个神经网络单元，并且所述第二逻辑器件板片的电路包括第二功能单元，所述第二功能单元包括视频解码器。
21.根据条款16至20中任一项所述的集成电路系统，其中：
所述逻辑器件晶圆包括二乘二逻辑器件板片阵列，所述二乘二逻辑器件板片阵列包括通过多个全局互连件以通信的方式互连的交替的人工智能(AI)逻辑器件板片和视频逻辑器件板片；
各个AI逻辑器件板片包括通过第一局部片上网络(NoC)互连的被配置为支持AI计算的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第二局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
22.根据条款16至20中任一项所述的集成电路系统，其中：
所述逻辑器件晶圆包括三乘三逻辑器件板片阵列，所述三乘三逻辑器件板片阵列包括设置在所述阵列的中心的人工智能(AI)加速器逻辑器件板片，以及围绕所述AI加速器逻辑器件板片的交替的AI逻辑器件板片和视频逻辑器件板片，所述三乘三逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述AI加速器逻辑器件板片包括通过第一局部片上网络(NoC)互连的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述AI加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的连接性单元；
各个AI逻辑器件板片包括通过第二局部NoC互连的多个DPE、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
23.根据条款16至20中任一项所述的集成电路系统，其中：
逻辑器件晶圆包括五乘五逻辑器件板片阵列，所述五乘五逻辑器件板片阵列包括设置在所述阵列的中心的人工智能(AI)加速器逻辑器件板片，以及围绕所述AI加速器逻辑器件板片的交替的AI逻辑器件板片和视频逻辑器件板片，所述五乘五逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述AI加速器逻辑器件板片包括通过第一局部片上网络(NoC)互连的多个深度学习处理元件(DPE)、中央处理单元(CPU)以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述AI加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的外围部件互连快速(PCIE)卡；
各个AI逻辑器件板片包括通过第二局部NoC互连的多个DPE、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部NoC互连的一个或更多个视频处理单元、CPU以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
24.根据条款16至23中任一项所述的集成电路系统，其中，所述至少一个IC包括具有在切割期间确定的不同数量的逻辑器件板片的多个IC。
25.根据条款16至24中任一项所述的集成电路系统，其中，所述至少一个IC包括由不同设备制造商用于不同设备中的多个IC。
26.根据条款16至25中任一项所述的集成电路系统，其中，所述至少一个IC包括至少一个片上系统(SoC)。
27.根据条款16至26中任一项所述的集成电路系统，其中，所述至少一个全局互连件是多个全局互连件的一部分，所述多个全局互连件以从环形连接、交叉杆拓扑和网格拓扑中选择的拓扑形成在所述逻辑器件晶圆上。
28.一种制造一个或更多个集成电路(IC)的方法，所述方法包括以下步骤：
沿着至少一个第一切割线和至少一个第二切割线切分与存储器晶圆接合的逻辑器件晶圆，以获得一个或更多个IC，所述一个或更多个IC包括第一集成电路(IC)，所述第一集成电路(IC)包括来自所述逻辑器件晶圆的多个逻辑器件板片中的与来自所述存储器晶圆的多个存储器板片中的至少一个存储器板片连接的至少一个逻辑器件板片，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片经由所述至少一个第一切割线分开，所述逻辑器件晶圆上的所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行功能的电路；
所述存储器晶圆上的所述多个存储器板片经由所述至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准；以及
至少一个全局互连件被配置为以通信的方式连接所述逻辑器件晶圆上的所述多个逻辑器件板片。
29.根据条款28所述的方法，其中，所述一个或更多个IC中的所述第一IC包括与对应存储器板片接合的第一数量的逻辑器件板片，并且所述一个或更多个IC中的第二IC包括与对应存储器板片接合的第二数量的逻辑器件板片，所述第一数量与所述第二数量不同。
30.根据条款28或29所述的方法，其中，所述多个逻辑器件板片包括第一逻辑器件板片集和第二逻辑器件板片集，来自所述第一逻辑器件板片集的第一逻辑器件板片包括被配置为执行第一功能的电路，并且来自所述第二逻辑器件板片集的第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的电路。
31.根据条款28至30中任一项所述的方法，其中，所述第一IC包括来自所述逻辑器件晶圆的与来自所述存储器晶圆的对应存储器板片接合的至少第一逻辑器件板片和至少第二逻辑器件板片。
32.根据条款28至31中任一项所述的方法，其中，所述逻辑器件晶圆进一步包括至少一个交换器，所述至少一个交换器被配置为与所述至少一个全局互连件连接，以在所述第一IC中的一个或更多个逻辑器件板片之间路由数据。
33.根据条款28至32中任一项所述的方法，其中，所述一个或更多个IC包括由不同设备制造商用于不同设备中的多个IC。
34.根据条款28至33中任一项所述的方法，其中，所述一个或更多个IC包括一个或更多个片上系统(SoC)。
35.根据条款28至34中任一项所述的方法，其中，所述至少一个全局互连件是多个全局互连件的一部分，所述多个全局互连件以从环形连接、交叉杆拓扑和网格拓扑中选择的拓扑形成在所述逻辑器件晶圆上。
36.一种存储有集成电路(IC)系统的表示的计算机可读介质，所述IC系统包括：
多个逻辑器件板片，所述多个逻辑器件板片形成在逻辑器件晶圆上并经由至少一个第一切割线分开，所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行相应功能的电路；
至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式连接所述多个逻辑器件板片；
多个存储器板片，所述多个存储器板片形成在与所述逻辑器件晶圆连接的存储器晶圆上，所述多个存储器板片经由所述存储器晶圆上的至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准，
其中，沿着所述至少一个第一切割线和所对准的至少一个第二切割线同时切分所述逻辑器件晶圆和所述存储器晶圆，以获得多个集成电路(IC)，所述多个IC中的各个IC包括与至少一个存储器板片连接的至少一个逻辑器件板片。
如本文所使用的，除非另有明确说明，否则用语“或”涵盖所有可能组合，除非不可行。例如，如果声明数据库可以包括A或B，则除非另有明确说明或不可行，否则数据库可以包括A、或B、或A和B。作为第二示例，如果声明数据库可以包括A、B或C，则除非另有说明或不可行，否则数据库可以包括A、或B、或C、或A和B、或A和C、或B和C、或A和B和C。
应理解，本文公开的实施方式可以在各种应用环境中使用，诸如人工智能(AI)训练和推理、数据库和大数据分析加速、视频压缩和解压缩等。AI相关应用可以涉及基于神经网络的机器学习(ML)或深度学习(DL)。因此，本公开的实施方式可以在各种神经网络架构中使用，诸如深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、视频编解码器、视频转码等。例如，本公开的一些实施方式可以用于DNN的AI推理。本公开的架构的实施方式可以应用于许多系统。例如，本公开的一些实施方式可以应用于Ali-NPU(例如，汉光NPU)、Ali-Cloud、Ali PIM-AI(用于AI的存储器内处理器(Processor-in Memory))、Ali-DPU(数据库加速单元)、Ali-AI平台、阿里数据中心AI推理芯片、IoT Edge AI芯片、GPU、TPU等。
在前述说明书中，已经参照可以随实现方式而变化的许多具体细节描述了实施方式。可以对所描述的实施方式进行某些修改和调整。考虑到本文公开的本发明的说明书和实践，其它实施方式对于本领域技术人员而言是显而易见的。说明书和示例旨在仅被认为是示例性的，本发明的真实范围和精神由所附权利要求书指示。附图中所示的步骤顺序也旨在仅用于例示性目的，并且不旨在限于任何特定的步骤顺序。因此，本领域技术人员可以理解，在实现同一方法时，可以以不同顺序执行这些步骤。在附图和说明书中，已经公开了示例性实施方式。然而，可以对这些实施方式进行许多变型和修改。因此，尽管采用了特定术语，但是它们仅在一般性和描述性意义上使用，而不是出于限制的目的，实施方式的范围由所附权利要求书限定。

Claims (25)

1.一种集成电路系统，所述集成电路系统包括：
多个逻辑器件板片，所述多个逻辑器件板片形成在逻辑器件晶圆上并经由至少一个第一切割线分开，所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行相应功能的电路；
至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式连接所述多个逻辑器件板片；
多个存储器板片，所述多个存储器板片形成在与所述逻辑器件晶圆连接的存储器晶圆上，所述多个存储器板片经由所述存储器晶圆上的至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准，
其中，沿着所述至少一个第一切割线和所述至少一个第二切割线同时切分所述逻辑器件晶圆和所述存储器晶圆，以获得多个集成电路，所述多个集成电路中的各个集成电路包括与至少一个存储器板片连接的至少一个逻辑器件板片。
2.根据权利要求1所述的集成电路系统，其中，所述多个集成电路中的第一集成电路包括与对应存储器板片接合的第一数量的逻辑器件板片，并且所述多个集成电路中的第二集成电路包括与对应存储器板片接合的第二数量的逻辑器件板片，所述第一数量与所述第二数量不同。
3.根据权利要求1所述的集成电路系统，其中，所述多个集成电路包括：第一集成电路，所述第一集成电路包括第一逻辑器件板片，所述第一逻辑器件板片包括被配置为执行第一功能的第一电路；以及第二集成电路，所述第二集成电路包括第二逻辑器件板片，所述第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的第二电路。
4.根据权利要求1所述的集成电路系统，其中，所述各个逻辑器件板片的所述功能单元包括一个或更多个神经网络单元。
5.根据权利要求1所述的集成电路系统，其中，所述各个逻辑器件板片的所述功能单元包括视频解码器。
6.根据权利要求1所述的集成电路系统，其中，所述各个逻辑器件板片进一步包括通过局部互连件与所述功能单元互连的中央处理单元、一个或更多个外围设备接口以及一个或更多个存储器控制器。
7.根据权利要求1所述的集成电路系统，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片包括二乘二逻辑器件板片阵列，所述二乘二逻辑器件板片阵列包括通过多个全局互连件以通信的方式互连的交替的人工智能逻辑器件板片和视频逻辑器件板片；
各个人工智能逻辑器件板片包括通过第一局部片上网络互连的被配置为支持人工智能计算的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第二局部片上网络互连的一个或更多个视频处理单元、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
8.根据权利要求1所述的集成电路系统，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片包括三乘三逻辑器件板片阵列，所述三乘三逻辑器件板片阵列包括设置在所述阵列的中心的人工智能加速器逻辑器件板片，以及围绕所述人工智能加速器逻辑器件板片的交替的人工智能逻辑器件板片和视频逻辑器件板片，所述三乘三逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述人工智能加速器逻辑器件板片包括通过第一局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述人工智能加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的连接性单元；
各个人工智能逻辑器件板片包括通过第二局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部片上网络互连的一个或更多个视频处理单元、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
9.根据权利要求1所述的集成电路系统，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片包括五乘五逻辑器件板片阵列，所述五乘五逻辑器件板片阵列包括设置在所述阵列的中心的人工智能加速器逻辑器件板片，以及围绕所述人工智能加速器逻辑器件板片的交替的人工智能逻辑器件板片和视频逻辑器件板片，所述五乘五逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述人工智能加速器逻辑器件板片包括通过第一局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述人工智能加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的外围部件互连快速卡；
各个人工智能逻辑器件板片包括通过第二局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部片上网络互连的一个或更多个视频处理单元、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
10.根据权利要求1所述的集成电路系统，所述集成电路系统进一步包括至少一个交换器，所述至少一个交换器与所述至少一个全局互连件连接，以在所述各个集成电路中的一个或更多个逻辑器件板片之间路由数据。
11.根据权利要求1所述的集成电路系统，其中，所述多个集成电路由不同设备制造商用于不同设备中。
12.根据权利要求1所述的集成电路系统，其中，所述多个集成电路包括一个或更多个片上系统。
13.一种集成电路系统，所述集成电路系统包括：
逻辑器件晶圆，所述逻辑器件晶圆包括经由至少一个第一切割线分开的第一逻辑器件板片和第二逻辑器件板片，所述第一逻辑器件板片包括被配置为执行第一功能的电路，所述第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的电路；
至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式联接所述第一逻辑器件板片与所述第二逻辑器件板片；以及
存储器晶圆，所述存储器晶圆与所述逻辑器件晶圆接合，所述存储器晶圆包括经由至少一个第二切割线分开的多个存储器板片，所述至少一个第二切割线与所述至少一个第一切割线基本对准，使得能够沿着所述至少一个第一切割线和所述至少一个第二切割线切分与所述存储器晶圆接合的所述逻辑器件晶圆，以获得至少一个集成电路，所述至少一个集成电路包括与至少一个存储器板片连接的至少一个逻辑器件板片。
14.根据权利要求13所述的集成电路系统，所述集成电路系统进一步包括：
形成在所述逻辑器件晶圆上的第一逻辑器件板片集和第二逻辑器件板片集，其中，所述第一逻辑器件板片是所述第一逻辑器件板片集的一部分，所述第二逻辑器件板片是所述第二逻辑器件板片集的一部分，并且其中，所述至少一个全局互连件是多个全局互连件的一部分，所述多个全局互连件被配置为以通信的方式联接所述第一逻辑器件板片集与所述第二逻辑器件板片集。
15.根据权利要求13所述的集成电路系统，其中，所述至少一个集成电路包括来自所述逻辑器件晶圆的与来自所述存储器晶圆的对应存储器板片连接的所述第一逻辑器件板片和所述第二逻辑器件板片。
16.根据权利要求13所述的集成电路系统，其中，所述第一逻辑器件板片的电路包括第一功能单元，所述第一功能单元包括一个或更多个神经网络单元，并且所述第二逻辑器件板片的电路包括第二功能单元，所述第二功能单元包括视频解码器。
17.根据权利要求13所述的集成电路系统，其中，所述至少一个集成电路包括具有在切割期间确定的不同数量的板片的多个集成电路。
18.根据权利要求13所述的集成电路系统，其中：
所述逻辑器件晶圆包括二乘二逻辑器件板片阵列，所述二乘二逻辑器件板片阵列包括通过多个全局互连件以通信的方式互连的交替的人工智能逻辑器件板片和视频逻辑器件板片；
各个人工智能逻辑器件板片包括通过第一局部片上网络互连的被配置为支持人工智能计算的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第二局部片上网络互连的一个或更多个视频处理单元、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
19.根据权利要求13所述的集成电路系统，其中：
所述逻辑器件晶圆包括三乘三逻辑器件板片阵列，所述三乘三逻辑器件板片阵列包括设置在所述阵列的中心的人工智能加速器逻辑器件板片，以及围绕所述人工智能加速器逻辑器件板片的交替的人工智能逻辑器件板片和视频逻辑器件板片，所述三乘三逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述人工智能加速器逻辑器件板片包括通过第一局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述人工智能加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的连接性单元；
各个人工智能逻辑器件板片包括通过第二局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部片上网络互连的一个或更多个视频处理单元、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
20.根据权利要求13所述的集成电路系统，其中：
所述逻辑器件晶圆包括五乘五逻辑器件板片阵列，所述五乘五逻辑器件板片阵列包括设置在所述阵列的中心的人工智能加速器逻辑器件板片，以及围绕所述人工智能加速器逻辑器件板片的交替的人工智能逻辑器件板片和视频逻辑器件板片，所述五乘五逻辑器件板片阵列通过多个全局互连件以通信的方式互连；
所述人工智能加速器逻辑器件板片包括通过第一局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片，所述人工智能加速器逻辑器件板片进一步包括被配置为能够通过与主机系统连接而插入的外围部件互连快速卡；
各个人工智能逻辑器件板片包括通过第二局部片上网络互连的多个深度学习处理元件、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片；并且
各个视频逻辑器件板片包括通过第三局部片上网络互连的一个或更多个视频处理单元、中央处理单元以及一个或更多个存储器控制器，所述一个或更多个存储器控制器连接至所述存储器晶圆上的一个或更多个存储器板片。
21.一种制造一个或更多个集成电路的方法，所述方法包括以下步骤：
沿着至少一个第一切割线和至少一个第二切割线切分与存储器晶圆接合的逻辑器件晶圆，以获得一个或更多个集成电路，所述一个或更多个集成电路包括第一集成电路，所述第一集成电路包括来自所述逻辑器件晶圆的多个逻辑器件板片中的与来自所述存储器晶圆的多个存储器板片中的至少一个存储器板片连接的至少一个逻辑器件板片，其中：
所述逻辑器件晶圆上的所述多个逻辑器件板片经由所述至少一个第一切割线分开，所述逻辑器件晶圆上的所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行功能的电路；
所述存储器晶圆上的所述多个存储器板片经由所述至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准；以及
至少一个全局互连件被配置为以通信的方式连接所述逻辑器件晶圆上的所述多个逻辑器件板片。
22.根据权利要求21所述的方法，其中，所述一个或更多个集成电路中的所述第一集成电路包括与对应存储器板片接合的第一数量的逻辑器件板片，并且所述一个或更多个集成电路中的第二集成电路包括与对应存储器板片接合的第二数量的逻辑器件板片，所述第一数量与所述第二数量不同。
23.根据权利要求21所述的方法，其中，所述多个逻辑器件板片包括第一逻辑器件板片集和第二逻辑器件板片集，来自所述第一逻辑器件板片集的第一逻辑器件板片包括被配置为执行第一功能的电路，并且来自所述第二逻辑器件板片集的第二逻辑器件板片包括被配置为执行与所述第一功能不同的第二功能的电路。
24.根据权利要求21所述的方法，其中，所述第一集成电路包括来自所述逻辑器件晶圆的与来自所述存储器晶圆的对应存储器板片接合的至少第一逻辑器件板片和至少第二逻辑器件板片。
25.一种存储有集成电路系统的表示的计算机可读存储介质，所述集成电路系统包括：
多个逻辑器件板片，所述多个逻辑器件板片形成在逻辑器件晶圆上并经由至少一个第一切割线分开，所述多个逻辑器件板片中的各个逻辑器件板片包括功能单元，所述功能单元包括被配置为执行相应功能的电路；
至少一个全局互连件，所述至少一个全局互连件被配置为以通信的方式连接所述多个逻辑器件板片；
多个存储器板片，所述多个存储器板片形成在与所述逻辑器件晶圆连接的存储器晶圆上，所述多个存储器板片经由所述存储器晶圆上的至少一个第二切割线分开，所述至少一个第二切割线与所述逻辑器件晶圆上的所述至少一个第一切割线基本对准，
其中，沿着所述至少一个第一切割线和所对准的至少一个第二切割线同时切分所述逻辑器件晶圆和所述存储器晶圆，以获得多个集成电路，所述多个集成电路中的各个集成电路包括与至少一个存储器板片连接的至少一个逻辑器件板片。
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