CN113746455B - 环形振荡器 - Google Patents

环形振荡器 Download PDF

Info

Publication number
CN113746455B
CN113746455B CN202111076731.0A CN202111076731A CN113746455B CN 113746455 B CN113746455 B CN 113746455B CN 202111076731 A CN202111076731 A CN 202111076731A CN 113746455 B CN113746455 B CN 113746455B
Authority
CN
China
Prior art keywords
transistor
circuit
voltage
bias
ring oscillator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111076731.0A
Other languages
English (en)
Other versions
CN113746455A (zh
Inventor
苗津
巫朝发
樊磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Orende Microelectronics Technology Co ltd
Original Assignee
Beijing Orende Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Orende Microelectronics Technology Co ltd filed Critical Beijing Orende Microelectronics Technology Co ltd
Priority to CN202111076731.0A priority Critical patent/CN113746455B/zh
Publication of CN113746455A publication Critical patent/CN113746455A/zh
Application granted granted Critical
Publication of CN113746455B publication Critical patent/CN113746455B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature

Landscapes

  • Control Of Electrical Variables (AREA)

Abstract

本申请提供一种环形振荡器，该振荡器包括：偏置电路、压差产生电路和环振电路，其中偏置电路，用于产生具有正温度系数的偏置电流；压差生成电路，连接所述偏置电路，用于根据所述偏置电流产生第一电压和第二电压，所述第一电压高于所述第二电压；环振电路，包括奇数个首尾级联的反相器，所述环振电路连接所述压差生成电路，所述第一电压和所述第二电压共同作用于所述环振电路时，使所述环振电路输出时钟信号。本申请通过偏置电路产生的工作电流生成环形振荡器部分的工作电压，消除环形振荡器温漂和电源漂移系数。

Description

环形振荡器
技术领域
本发明属于集成电路设计领域，具体涉及一种环形振荡器。
背景技术
振荡器是各种集成电路系统中必不可少的组成部分，其可以为系统提供稳定时钟信号以保证芯片的正常工作。其中环形振荡器凭借其成本低，结构简单，面积小等优势而被广泛使用。
传统环形振荡器，如图1所示，基本原理为奇数级(大于等于3级)反相器首尾级联，在满足“巴克豪森准测”(环路增益大于等于1，相移180deg)的条件下便会起振，并最终输出时钟信号，如下所示：
其中N为反相器级联个数，Td为单级反相器延时，Td可以表示为：
其中Ceff为反相器输入输出节点等效电容，VDD/GND分别为反相器工作高低电压，I为反相器工作电流且通常受温度影响较大。
由公式(1-1)(1-2)可以看出环振的频率稳定性对电源电压和温度的漂移较为敏感。而且在芯片的实际工作过程中，由于信号耦合，噪声，芯片自发热等影响，环振的工作电压和工作温度难以避免的会发生变化，进而导致输出时钟频率产生偏移，使得芯片不能稳定工作，甚至出错。
发明内容
本申请实施例的目的在于提出一种低电源漂移系数，低温漂系数的环形振荡器，该环形振荡器可以在温度变化和电源电压变化的条件下输出频率稳定的时钟，提升环形振荡器的性能，使得芯片可以正常有序工作。
本申请实施例第一方面提供了一种环型振荡器电路，包括：偏置电路，用于产生具有正温度系数的偏置电流；压差生成电路，连接所述偏置电路，用于根据所述偏置电流产生第一电压和第二电压，所述第一电压高于所述第二电压；环振电路，包括奇数个首尾级联的反相器，所述环振电路连接所述压差生成电路，所述第一电压和所述第二电压共同作用于所述环振电路时，使所述环振电路输出时钟信号。
于一实施例中，所述压差生成电路包括：第一子电路，包括第一数量的第一晶体管和第二晶体管，所述第一晶体管分别连接所述偏置电路和所述第二晶体管，所述第一子电路用于根据所述偏置电流生成所述第一电压；第二子电路，包括第二数量的第三晶体管和第四晶体管，所述第三晶体管分别连接所述偏置电路和所述第四晶体管，所述第二子电路用于根据所述偏置电流生成所述第二电压；其中，所述时钟信号的频率与所述第一电压和所述第二电压之间的电压差负相关。
于一实施例中，还包括：所述第一晶体管的源极和第三晶体管的源极分别与电源相连，所述第一晶体管的栅极和所述第三晶体管的栅极分别连接所述偏置电路；所述第二晶体管的源极和所述第四晶体管的源极分别接地，所述第二晶体管的栅极和所述第二型体管的漏极分别连接所述第一晶体管的漏极，所述第四晶体管的源极和所述第四晶体管的漏极分别连接所述第三晶体管的漏极。
于一实施例中，还包括：所述第一晶体管与所述第三晶体管的尺寸参数相同，且所述第二晶体管与所述第四晶体管的尺寸参数相同；在所述第一数量与所述第二数量呈预设数量比例时，所述第一电压和所述第二电压之间的电压差与所述预设数量比例呈正相关。
于一实施例中，还包括：所述第一晶体管与所述第三晶体管的尺寸参数相同，且所述第一数量与所述第二数量相等；在所述第二晶体管与所述第四晶体管的尺寸参数呈预设尺寸比例时，所述第一电压和所述第二电压之间的电压差与所述预设尺寸比例呈负相关。
于一实施例中，所述偏置电路包括：第一电流镜，用于为所述压差生成电路生成镜像电流，所述第一电流镜包括第五晶体管和第六晶体管；所述偏置电路包括：带隙基准源，用于产生具有正温度系数的所述偏置电流；第一电流镜，连接所述带隙基准源，用于将所述偏置电流镜像输出。
于一实施例中，所述偏置电路，包括：第二电流镜，用于产生具有正温度系数的所述偏置电流；第三电流镜，连接所述第二电流镜，用于将所述偏置电流镜像输出。
于一实施例中，还包括：启动电路，连接所述偏置电路，用于为所述偏置电路提供启动信号。
于一实施例中，还包括：缓冲器，所述缓冲器的输入端连接所述压差生成电路，输出端连接所述环振电路，用于将所述第一电压和所述第二电压缓冲处理后传输至所述环振电路。
于一实施例中，所述环振电路还包括：上拉子电路，连接所述偏置电路，用于将所述偏置电流镜像为所述环振电路的上拉电流；下拉子电路，连接所述偏置电路，用于将所述偏置电流镜像为所述环振电路的下拉电流。
本申请提供的环形振荡器，通过偏置电路产生具有正温度系数的偏置电流，并通过镜像电流产生来生成压差生成电路的第一电压和第二电压，第一电压和第二电压作用于当作电路的工作电压，环型振荡器从而生成稳定、不受温度和电压影响的振荡频率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为传统环形振荡器的示意图；
图2为本申请一实施例的环形振荡器的整体框架示意图；
图3为本申请一实施例的环形振荡器的电路示意图；
图4为本申请一实施例的环形振荡器的电路示意图；
图5为本申请一实施例的环形振荡器在不同工艺角下的温漂曲线；
图6本申请一实施例的环形振荡器在不同工艺角下的电源漂移曲线。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
请参阅图2，图2是本发明实施例提供的一种环形振荡器整体框架示意图，该整体框架包括偏置电路20、压差生成电路21和环振电路22。
偏置电路20：用于产生偏置电流，偏置电路的启动需要启动电路，使得系统上电时，电路能够进入正常的工作状态，其中偏置电路中设有电流镜，电流镜的个数可以设置多个，电流镜中的晶体管分为P型晶体管和N型晶体管；
压差生成电路21：用于根据偏置电路中产生的电流生成差分电压，该差分电压用于作为环振电路中的工作电压，其中差分电压分为高电压和低电压；
环振电路22：根据差分电压的高电压和低电压分别经过缓冲器生成环形振荡器的高、低工作电压，从而保证环形振荡器输出稳定的时钟信号，其中，该缓冲器的作用是将环振电路与压差生成电路隔离，防止压差生成电路、负载等的变化对环振电路的影响，保证环振电路输出稳定。
请参阅图3，其为本申请一实施例的环形振荡器的电路示意图，该电路包括：启动电路30、偏置电路31、压差生成电路32和环振电路33。
启动电路30包括：第九晶体管Mp3、第十晶体管Mn3、第十一晶体管Mp4、第十二晶体管Mn4、第十三晶体管Mn5和第一电阻R1；其中，第九晶体管Mp3和第十一晶体管Mp4的源极分别与电源VDD连接，第九晶体管Mp3的栅极通过第一电阻R1接地GND，第九晶体管Mp3的漏极和第十晶体管Mn3的漏极相连，第十晶体管Mn3的源极和第十二晶体管Mn4的源极分别接地GND，第十晶体管Mn3的栅极和第十二晶体管Mn4的栅极相连，且第十二晶体管Mn4的栅极和漏极相连，第十三晶体管Mn5的漏极与第十一晶体管Mp4的栅极连接，第十三晶体管Mn5的栅极和第九晶体管Mp3的漏极连接，第十三晶体管Mn5的源极连接地GND。
偏置电路31包括：第一电流镜310和带隙基准源311，其中，第一电流镜310包括第五晶体管Mp5和第六晶体管Mp6，带隙基准源311包括运算放大器OP、第一三极管Q1、第二三极管Q2、第二电阻R2。第五晶体管Mp5和第六晶体管Mp6的源极分别与电源VDD连接，第五晶体管Mp5的栅极和第六晶体管Mp6的栅极连接，第一三极管Q1的发射极与第五晶体管Mp5的漏极，第一三极管Q1的基极和集电极接地GND，第二三极管Q2的发射极通过第二电阻R2与第六晶体管Mp6的漏极相连，第二三极管Q2的基极和集电极接地GND，运算放大器OP的正向输入端与第二电阻R2和第六晶体管Mp6漏极相连，运算放大器OP反向端与第五晶体管Mp5漏极相连，运算放大器OP的输出端与第五晶体管Mp5的栅极和第六晶体管Mp6的栅极相连，且第十三晶体管Mn5的漏极与运算放大器OP的输出端相连。
本实施例中，偏置电路31还可以包括：第七晶体管Mp7和第八晶体管Mn6，其中，第七晶体管Mp7的源极与电源VDD相连，第七晶体管Mp7的漏极与第八晶体管Mn6的漏极和栅极相连，第七晶体管Mp7的栅极与第八晶体管的栅极相连，第八晶体管Mn6的源极接地GND。
其中，第一三极管Q1和第二三极管Q2的个数比例为1：m，m表示任意整数。
压差生成电路32包括：第一子电路321和第二子电路322。第一子电路包括第一晶体管Mp1和第二晶体管Mn1，第二子电路包括第三晶体管Mp2和第四晶体管Mn2，第一晶体管Mp1的源极和第三晶体管Mp2的源极分别与电源VDD相连，第二晶体管Mn1和第四晶体管Mn2的源极分别接地GND，第二晶体管Mn1的栅极和漏极分别与第一晶体管Mp1的漏极相连，第四晶体管Mn2的源极和漏极和第三晶体管Mp2的漏极相连。
环振电路33，包括：第一电压缓冲器Buf1、第二电压缓冲器Buf2、第三电压缓冲器Buf3、第十四晶体管Mp8、第十六晶体管Mp9、第十八晶体管Mp10、第二十晶体管Mp11、第二十二晶体管Mp12、第十五晶体管Mn8、第十七晶体管Mn9、第十九晶体管Mn10、第二十二晶体管Mn11、第二十三晶体管Mn12、第一反相器INV1、第二反相器INV2、第三反相器INV3。
本实施例中，第二晶体管Mn1和第一晶体管Mp1用于共同产生环振电路部分的高工作电压VH，第四晶体管Mn2和第三晶体管Mp2用于共同产生环振电路部分的低工作电压VL。其中，高工作电压VH经过第一电压缓冲器Buf1之后产生VH_buf，低工作电压VL经过第二电压缓冲器Buf2之后产生VL_buf。
第十四晶体管Mp8的源极、第十八晶体管Mp10的源极、第二十晶体管Mp11的源极和第二十二晶体管Mp12的源极连接VH_buf，第十七晶体管Mn9的源极、第十九晶体管Mn10的源极、第二十二晶体管Mn11的源极和第二十三晶体管Mn12的源极连接VL_buf，第十五晶体管Mn8的源极接地GND，第十五晶体管Mn8的漏极与第十四晶体管Mp8的漏极和栅极相连，第十六晶体管Mp9的源极与电源VDD相连，第十六晶体管Mp9的漏极与第十七晶体管Mn9的栅极和漏极相连，第一反相器INV1的电源端、第二反相器INV2的电源端和第三反相器的INV3电源端分别与第十八晶体管Mp10、第二十晶体管Mp11和第二十二晶体管Mp12的漏极连接，第一反相器INV1、第二反相器INV2和第三反相器INV3的接地端分别与第十九晶体管Mn10、第二十二晶体管Mn11和第二十三晶体管Mn12的漏极相连，第三反相器INV3的输出端与第三电压缓冲器Buf3相连，用于输出振荡电压。
当电源VDD上电之后，第九晶体管Mp3被导通，则第十三晶体管Mn5的栅极被拉高并导通，第十三晶体管Mn5的漏极被拉低，则第五晶体管Mp5和第六晶体管Mp6栅极拉低并导通，则偏置电路启动。偏置电路启动之后，偏置电路脱离会脱离原来电路零电流的稳定状态，并再次稳定之后，第十一晶体管Mp4将偏置电路产生的偏置电流传输给第十二晶体管Mn4，第十二晶体管Mn4将偏置电流镜像给第十晶体管Mn3，用于将第十三晶体管Mn5的栅极拉低并关闭，从而切断启动电路与偏置电路的联系，电路完成启动。
偏置电路完成启动之后，第七晶体管Mp7镜像第五晶体管Mp5和第六晶体管Mp6的电流并传输给第八晶体管Mn6，第一晶体管Mp1和第三晶体管Mp2分别镜像第五晶体管Mp5和第六晶体管Mp6的电流并传输给第二晶体管Mn1和第四晶体管Mn2，第二晶体管Mn1和第四晶体管Mn2流过不同电流或尺寸不同以产生不同的电压即高电压VH与低电压VL。
环振电路工作的高低电压产生之后，第十五晶体管Mn8镜像第八晶体管Mn6的电流给第十四晶体管Mp8，第十四晶体管Mp8将电流镜像给第十八晶体管Mp10、第二十晶体管Mp11和第二十二晶体管Mp12并作为环振电路的上拉电流，第十六晶体管Mp9镜像自偏置电路的偏置电流并传输给第十七晶体管Mn9，第十九晶体管Mn10、第二十二晶体管Mn11和第二十三晶体管Mn12镜像第十七晶体管Mn9的电流并作为环振电路的下拉电流。
环形振荡器采用常见的环形振荡器结构，包括K个反相器，K为大于等于3的奇数；第一反相器的电源端与第十八晶体管Mp10的漏极连接，第二反相器的电源端与第二十晶体管Mp11的漏极连接，第三反相器的电源端与第二十二晶体管Mp12的漏极连接，反相器件之间首尾相连构成环形振荡器，第一反相器的输出接第二级反相器的输入，第二级反相器的输出接第三级的输入，以此类推。
于一实施例中，图3所示电路中晶体管工作在低功耗亚阈值区，本申请的环形振荡器的输出时钟频率可以表示为：
式(1-3)中I为图2中自偏置电路产生的偏置电流，具体表示为：
式(1-4)中ΔVbe为第一三极管Q1和第二三极管Q2的发射结电压Vbe之差，VT为热电压，m为三极管面积之比。
忽略电阻R2的温度系数，I为正温度系数电流，令即I＝IPTAT0·VT，IPTAT0与温度无关，亚阈值工作区晶体管Vgs可以表示为：
其中，W，L分别为晶体管宽和长，Vth为晶体管阈值电压，n为工艺相关的常数，I0为单位面积扩散电流。
于一实施例中，若第一晶体管Mp1和第三晶体管Mp2的宽长比相同并且晶体管个数之比为α/1，且第二晶体管Mn1和第四晶体管Mn2尺寸相同时，流过电流比例为即α/1(α>1)，由公式(1-4)(1-5)可知VH_buf-VL_buf为：
由公式(1-3)(1-4)(1-6)可以得到：
于一实施例中，若第一晶体管Mp1和第三晶体管Mp2尺寸相同，且第二晶体管Mn1和第四晶体管Mn2宽长比之比为1/λ(λ>1)，由公式(1-5)可知VH_buf-VL_buf为：
由(1-3)(1-4)(1-8)可知该环形振荡器频率为：
其中Ceff与温度和电源电压弱相关，由公式(1-7)(1-9)可知频率f与温度和电源电压无关。
请参阅图4，其为本申请一实施例的环形振荡器电路示意图，该示意图中将图3中的偏置电路31替换为偏置电路41，该部分连接关系为：第五晶体管Mp5和第六晶体Mp6的栅极相连，其源极分别连接电源电压VDD,第五晶体管Mp5和第六晶体Mp6的漏极分别与第二十四晶体管Mn6a和第二十五晶体管Mn7的漏极相连，第二十四晶体管Mn6a栅极与其漏极和第二十五晶体管Mn7栅极相连，源极接地GND，第二十五晶体管Mn7源极通过第二电阻R2接地GND。除此之外的电路连接关系和工作原理同图3。
图4中可以产生与电源电压无关的偏置电流，具体表示为：
式(1-10)中μ为载流子迁移率，Cox为单位面积栅氧化层电容，m为第二十五晶体管Mn7与第二十四晶体管Mn6a的个数之比。
于一实施例中，令K＝μ·Cox·W/L，忽略电阻R2的温漂可以得到:I＝I0/K。因此该电流仅与K即μ·Cox的温度系数相关。工作在饱和区的晶体管Vgs可以表示为：
其中I为晶体管电流。
于一实施例中，若第二晶体管Mn1、第四晶体管Mn2和第二十四晶体管Mn6a的宽长比相同，第一晶体管Mp1和第三晶体管Mp2晶体管个数之比为α/1，由公式(1-10)(1-11)可以得到VH_buf-VL_buf：
由公式(1-3)(1-10)(1-12)可得：
于一实施例中，若第二晶体管Mn1、第四晶体管Mn2尺寸相同，第二晶体管Mn1与第四晶体管Mn2的宽长比之比为1/λ(λ>1)，此时VH_buf-VL_buf为：
式(1-13)(1-14)中Ceff与温度和电源电压弱相关，I0与电压和温度无关，可知频率f与温度和电源电压无关。
请参阅图5和6，其为本申请一实施例的环形振荡器在不同工艺角条件下的温漂仿真曲线和电源漂移曲线，其为采用CMOS工艺对本发明(图3案例)进行设计仿真的结果，其中，采用VDD＝3.3V，GND＝0V，W/LMp3＝1/20μm，W/LMn5＝0.4/20μm,W/LMp1/2/4/5/6/7/8/9/10/11/12＝8/3μm,W/LMn1/2＝2/3μm,W/LMn3/4/6/8/9/10/11/12＝4/2μm,电阻采用N型注入栅电阻，且R1＝1Kohms,R2＝30Kohms，第一晶体管Mp1和第三晶体管Mp2的个数之比为20/6，第一三极管Q1和第二三极管Q2的个数之比为1/8。该结构输出频率可以表示为从图5和图6可以看出实际仿真得到的不同工艺角通过调节电阻阻值使得输出频率接近80Mhz。
于一实施例中，表1为不同工艺角，不同温度条件下的频率及温漂系数的仿真结果，表2为不同工艺角，不同电源电压条件下的频率及电源漂移系数的仿真结果。
表1各个工艺角下的频率及温漂百分比Mhz
其中，在偏移结果中，第一行是温度(-40：40)变化引入的频率偏移,第二行是温度(40：120)变化引入的频率偏移。
表2各个工艺角下的频率及电源漂移百分比Mhz
其中，在偏移结果中，第一行是电压(2.97到3.3)变化引入的频率偏移,第二行是电压(3.3到3.63)变化引入的频率偏移。
从结果中可以看出，本发明环形振荡器在不同工艺角下，-40℃到120℃的温度变化所导致的温漂系数<±1.99％，其中TT工艺角下<±1.02％；此外，电源变化±10％所引起的频率漂移系数在各个工艺角下均<±0.07％。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (7)

1.一种环形振荡器，其特征在于，包括：
偏置电路，用于产生具有正温度系数的偏置电流；
压差生成电路，连接所述偏置电路，用于根据所述偏置电流产生第一电压和第二电压，所述第一电压高于所述第二电压；
环振电路，包括奇数个首尾级联的反相器，所述环振电路连接所述压差生成电路，所述第一电压和所述第二电压共同作用于所述环振电路时，使所述环振电路输出时钟信号；
所述压差生成电路包括：
第一子电路，包括第一晶体管和第二晶体管，所述第一晶体管分别连接所述偏置电路和所述第二晶体管，所述第一子电路用于根据所述偏置电流生成所述第一电压；
第二子电路，包括第三晶体管和第四晶体管，所述第三晶体管分别连接所述偏置电路和所述第四晶体管，所述第二子电路用于根据所述偏置电流生成所述第二电压；
其中，所述时钟信号的频率与所述第一电压和所述第二电压之间的电压差负相关；
所述环振电路还包括：
上拉子电路，连接所述偏置电路，用于将所述偏置电流镜像为所述环振电路的上拉电流；
下拉子电路，连接所述偏置电路，用于将所述偏置电流镜像为所述环振电路的下拉电流。
2.根据权利要求1所述的环形振荡器，其特征在于，
所述第一晶体管的源极和第三晶体管的源极分别与电源相连，所述第一晶体管的栅极和所述第三晶体管的栅极分别连接所述偏置电路；
所述第二晶体管的源极和所述第四晶体管的源极分别接地，所述第二晶体管的栅极和所述第二晶体管的漏极分别连接所述第一晶体管的漏极，所述第四晶体管的源极和所述第四晶体管的漏极分别连接所述第三晶体管的漏极。
3.根据权利要求1所述的环形振荡器，其特征在于，包括：
所述第一晶体管与所述第三晶体管的尺寸参数相同；
在所述第二晶体管与所述第四晶体管的尺寸参数呈预设尺寸比例时，所述第一电压和所述第二电压之间的电压差与所述预设尺寸比例呈负相关。
4.根据权利要求1所述的环形振荡器，其特征在于，所述偏置电路包括：
带隙基准源，用于产生具有正温度系数的所述偏置电流；
第一电流镜，连接所述带隙基准源，用于将所述偏置电流镜像输出。
5.根据权利要求1所述的环形振荡器，其特征在于，所述偏置电路，包括：
第二电流镜，用于产生具有正温度系数的所述偏置电流；
第三电流镜，连接所述第二电流镜，用于将所述偏置电流镜像输出。
6.根据权利要求1所述的环形振荡器，其特征在于，还包括：
启动电路，连接所述偏置电路，用于为所述偏置电路提供启动信号。
7.根据权利要求1所述的环形振荡器，其特征在于，还包括：
缓冲器，所述缓冲器的输入端连接所述压差生成电路，输出端连接所述环振电路，用于将所述第一电压和所述第二电压缓冲处理后传输至所述环振电路。
CN202111076731.0A 2021-09-14 2021-09-14 环形振荡器 Active CN113746455B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111076731.0A CN113746455B (zh) 2021-09-14 2021-09-14 环形振荡器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111076731.0A CN113746455B (zh) 2021-09-14 2021-09-14 环形振荡器

Publications (2)

Publication Number Publication Date
CN113746455A CN113746455A (zh) 2021-12-03
CN113746455B true CN113746455B (zh) 2024-03-12

Family

ID=78738797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111076731.0A Active CN113746455B (zh) 2021-09-14 2021-09-14 环形振荡器

Country Status (1)

Country Link
CN (1) CN113746455B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115664382B (zh) * 2022-10-12 2023-09-19 北京博瑞微电子科技有限公司 振荡器电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7388447B1 (en) * 2006-06-21 2008-06-17 National Semiconductor Corporation Integrated clock generator tolerant to device parameter variation
CN110011644A (zh) * 2019-04-18 2019-07-12 成都启英泰伦科技有限公司 一种环形振荡器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111449A (ja) * 2000-09-29 2002-04-12 Mitsubishi Electric Corp 電圧制御発振回路およびそれを備える位相同期ループ回路
TW200819949A (en) * 2006-10-19 2008-05-01 Faraday Tech Corp Supply-independent biasing circuit
US9660590B2 (en) * 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
IN2013CH05594A (zh) * 2013-12-04 2015-06-12 Lsi Corp

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7388447B1 (en) * 2006-06-21 2008-06-17 National Semiconductor Corporation Integrated clock generator tolerant to device parameter variation
CN110011644A (zh) * 2019-04-18 2019-07-12 成都启英泰伦科技有限公司 一种环形振荡器

Also Published As

Publication number Publication date
CN113746455A (zh) 2021-12-03

Similar Documents

Publication Publication Date Title
KR100684067B1 (ko) 주파수 범위 제한기능 및 온도보상 효과를 갖는 전압제어발진기
KR101585958B1 (ko) 기준전압 발생회로
KR100588339B1 (ko) 오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한전류원 회로
US9112510B2 (en) Reference voltage generation circuit, oscillation circuit including the same and method for calibrating oscillation frequency of oscillation circuit
TWI701538B (zh) 定電壓電路以及振盪裝置
CN102386848A (zh) 一种环形压控振荡器
JP2008524962A (ja) 電圧補償及び温度補償されたｒｃ発振回路
CN101005282B (zh) 差分到单端转换器和具有它的锁相环电路
JP4464294B2 (ja) 電圧制御型発振器
CN113746455B (zh) 环形振荡器
JP4063154B2 (ja) 発振回路
CN109286372B (zh) 一种高精度的振荡器电路
CN210431389U (zh) 振荡电路和集成电路
CN202261165U (zh) 一种环形压控振荡器
CN113125920B (zh) 工艺传感器
JP2004304632A (ja) パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路
JP2003110361A (ja) 水晶発振回路
KR100247367B1 (ko) 전압 제어 발진기
JP2002314399A (ja) 半導体集積回路
JP2006203479A (ja) フリップフロップ回路
JP6611007B2 (ja) レベルシフト回路
TWI780908B (zh) 環形振盪器電路及資訊處理裝置
CN112886949B (zh) 时钟产生电路
CN109150172B (zh) 一种vco启动电路
CN117833877A (zh) 电压迟滞比较器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant