CN113725841B - 一种应用于封装芯片的防反接装置以及一种电子板卡 - Google Patents

Abstract

本申请公开了一种应用于封装芯片的防反接装置，包括：第一电阻、第二电阻、第三电阻、第四电阻、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一电压转换器以及第一封装芯片；其中，第一封装芯片上设置有与第一封装芯片的GND管脚在反接时相对应的第一目标管脚；通过该防反接装置就可以保证第一封装芯片不会出现被烧坏的问题。相应的，本申请所提供的一种电子板卡，同样具有上述有益效果。

Description

一种应用于封装芯片的防反接装置以及一种电子板卡

技术领域

本发明涉及服务器技术领域，特别涉及一种应用于封装芯片的防反接装置以及一种电子板卡。

背景技术

随着科学技术的不断发展，电子芯片的集成也越来越复杂。在对电子芯片进行封装时，有时会出现将电子芯片的不同管脚打反或接错的情况。如果在对电子芯片进行封装时，将其内部的GPIO(General Purpose Input/Output，通用输入/输出)管脚与接地管脚接反，那么在对封装芯片的后续使用过程中，就会出现将封装芯片烧坏的现象。由于烧坏的封装芯片无法复原与维修，只能将其进行报废处理，这样就会产生极大的成本支出。目前，针对这一技术问题，还没有较为有效的解决办法。

发明内容

有鉴于此，本发明的目的在于提供一种应用于封装芯片的防反接装置以及一种电子板卡，以避免封装芯片的内部管脚出现反接情况时，将封装芯片烧坏的问题。其具体方案如下：

一种应用于封装芯片的防反接装置，包括：第一电阻、第二电阻、第三电阻、第四电阻、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一电压转换器以及第一封装芯片；其中，所述第一封装芯片上设置有与所述第一封装芯片的GND管脚在反接时相对应的第一目标管脚；

其中，所述第一电阻的第一端和所述第二电阻的第一端分别与VDD相连，所述第一电阻的第二端与所述第一PMOS管的源极相连，所述第一PMOS管的漏极与所述第一NMOS管的源极相连，所述第一NMOS管的漏极接地，所述第一PMOS管的栅极分别与所述第一封装芯片的GND管脚、所述第二电阻的第二端和所述第一NMOS管的栅极相连，所述第二PMOS管的栅极和所述第二NMOS管的栅极分别与所述第一NMOS管的源极相连，所述第二PMOS管的源极与所述第三电阻的第一端相连，所述第三电阻的第二端与VDD相连，所述第二PMOS管的漏极与所述第二NMOS管的源极相连，所述第二NMOS管的漏极接地，所述第三PMOS管的栅极与所述第二NMOS管的源极相连，所述第三PMOS管的源极与目标电源相连，所述第三PMOS管的漏极用于输出目标电压；所述第一电压转换器的输入端和所述第四电阻的第一端分别用于接收所述目标电压，所述第一电压转换器的使能端分别与所述第四电阻的第二端和所述第一目标管脚相连。

优选的，还包括：第二电压转换器；

其中，所述第二电压转换器的输入端用于接收所述第一电压转换器所输出的电压，所述第二电压转换器的使能端与所述第一电压转换器的PG端相连。

优选的，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第一NMOS管和所述第二NMOS管的源极和漏极之间均设置有寄生二极管。

优选的，所述第一封装芯片具体为BMC或CPLD或FPGA或GPU或SoC或CPU。

优选的，所述第一封装芯片具体为利用BGA技术所封装的芯片。

优选的，还包括：第五电阻、第六电阻、第四PMOS管、第三NMOS管、第三电压转换器和第二封装芯片；其中，所述第二封装芯片上设置有与所述第二封装芯片的GND管脚在反接时相对应的第二目标管脚；

其中，所述第五电阻的第一端与VDD相连，所述第四PMOS管的源极与漏极分别与所述第一PMOS管的漏极和所述第一NMOS管的源极相连，所述第四PMOS管的栅极分别与所述第二封装芯片的GND管脚、所述第五电阻的第二端和所述第三NMOS管的栅极相连，所述第三NMOS管的漏极接地，所述第三NMOS管的源极分别与所述第一NMOS管的源极和所述第二NMOS管的栅极相连；所述第三电压转换器的输入端和所述第六电阻的第一端分别用于接收所述目标电压，所述第三电压转换器的使能端分别与所述第六电阻的第二端和所述第二目标管脚相连。

优选的，所述第一封装芯片与所述第二封装芯片的类型相同或不同。

相应的，本发明还公开了一种电子板卡，包括如前述所公开的一种应用于封装芯片的防反接装置。

在本发明所提供的防反接装置中，当第一封装芯片内部的接地管脚与GPIO管脚连接正确时，第一封装芯片的输出信号为低电平，此时第一PMOS管导通、第一NMOS管关断，第二PMOS管的栅极和第二NMOS管的栅极就会接收到高电平信号，从而导致第三PMOS管导通，在此情况下，与第三PMOS管相连的目标电源就会为第一电压转换器提供目标电压，并保证第一封装芯片的正常运行；当第一封装芯片内部的接地管脚与GPIO管脚反接时，第一封装芯片的输出信号为高阻抗状态，此时第一PMOS管关断、第一NMOS管导通，第二PMOS管的栅极和第二NMOS管的栅极就会接收到低电平信号，从而导致第三PMOS管关断，在此情况下，与第三PMOS管相连的目标电源就不会为第一电压转换器提供电能来源，这样就可以保证第一封装芯片不会出现被烧坏的问题。相应的，本发明所提供的一种电子板卡，同样具有上述有益效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例所提供的一种应用于封装芯片的防反接装置的结构图；

图2为本发明实施例所提供的另一种应用于封装芯片的防反接装置的结构图；

图3为本发明实施例所提供的又一种应用于封装芯片的防反接装置的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图1，图1为本发明实施例所提供的一种应用于封装芯片的防反接装置的结构图，该防反接装置包括：第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第一电压转换器VR1以及第一封装芯片Chip1；其中，第一封装芯片Chip1上设置有与第一封装芯片Chip1的GND管脚在反接时相对应的第一目标管脚；

其中，第一电阻R1的第一端和第二电阻R2的第一端分别与VDD相连，第一电阻R1的第二端与第一PMOS管P1的源极相连，第一PMOS管P1的漏极与第一NMOS管N1的源极相连，第一NMOS管N1的漏极接地，第一PMOS管P1的栅极分别与第一封装芯片Chip1的GND管脚、第二电阻R2的第二端和第一NMOS管N1的栅极相连，第二PMOS管P2的栅极和第二NMOS管N2的栅极分别与第一NMOS管N1的源极相连，第二PMOS管P2的源极与第三电阻R3的第一端相连，第三电阻R3的第二端与VDD相连，第二PMOS管P2的漏极与第二NMOS管N2的源极相连，第二NMOS管N2的漏极接地，第三PMOS管P3的栅极与第二NMOS管N2的源极相连，第三PMOS管P3的源极与目标电源PSU相连，第三PMOS管P3的漏极用于输出目标电压Vin；第一电压转换器VR1的输入端和第四电阻R4的第一端分别用于接收目标电压Vin，第一电压转换器VR1的使能端分别与第四电阻R4的第二端和第一目标管脚相连。

在本实施例中，是提供了一种应用于封装芯片的防反接装置，利用该防反接装置可以避免封装芯片中的GND管脚与GPIO管脚反接时，将封装芯片烧坏的问题。需要说明的是，在该防反接装置中，是在第一封装芯片Chip1上设置有与第一封装芯片Chip1的GND管脚在反接时相对应的第一目标管脚，也即，第一封装芯片Chip1上设置有GND管脚以及GND管脚在反接时相对应的GPIO管脚。

请参见图1，图1中的Chip1表示第一封装芯片，Chip1中的所有圆圈均为第一封装芯片上的Pin脚，Chip1中的Pin1表示第一封装芯片上的第一个Pin脚。Chip1中的GND表示第一封装芯片Chip1的接地管脚，M1为第一封装芯片Chip1的GND管脚在反接时与之相对应的第一目标管脚。当第一封装芯片Chip1内部的接地管脚与GPIO管脚连接正确时，第一封装芯片Chip1就会输出低电平信号，此时第一PMOS管P1导通、第一NMOS管N1关断，第二PMOS管P2和第二NMOS管N2的栅极就会接收到第一PMOS管P1所输出的高电平信号，在此情况下，第三PMOS管P3导通，此时目标电源PSU就会为第一电压转换器VR1提供能量来源。由于第一封装芯片Chip1中的M1为高阻抗状态，可以视为断路，所以，第一电压转换器VR1就可以将目标电压Vin转换为第一封装芯片Chip1所需要的供电电压PWR_1，由此就可以保证第一封装芯片Chip1的正常运行。

当第一封装芯片Chip1内部的接地管脚与GPIO管脚出现反接时，第一PMOS管的栅极就相当于是与第一封装芯片Chip1的GPIO管脚相连，此时图1中的GND为高阻抗状态，第一PMOS管P1关断、第一NMOS管N1导通，第二PMOS管P2和第二NMOS管N2就会接收到第一PMOS管P1所输出的低电平信号，在此情况下，第三PMOS管P3关断，目标电源PSU无法对第一电压转换器VR1提供能量来源。并且，第一电压转换器VR1的使能端也会因为第一封装芯片Chip1的管脚反接，将第一电压转换器VR1的使能端连接到接地管脚，从而导致第一电压转换器VR1一直处于断路状态，由此就可以避免出现将第一封装芯片Chip1烧坏的问题。显然，通过该方法就可以达到对第一封装芯片Chip1进行双重保护的目的。

通过本实施例所提供的技术方案，不仅可以在第一封装芯片Chip1内部管脚连接正确时，保证第一封装芯片Chip1的正常运行，而且，也可以避免第一封装芯片Chip1内部管脚出现反接情况时，将第一封装芯片Chip1烧坏的问题，这样就可以有效降低第一封装芯片Chip1内部管脚的反接风险。

在本实施例所提供的防反接装置中，当第一封装芯片内部的接地管脚与GPIO管脚连接正确时，第一封装芯片的输出信号为低电平，此时第一PMOS管导通、第一NMOS管关断，第二PMOS管的栅极和第二NMOS管的栅极就会接收到高电平信号，从而导致第三PMOS管导通，在此情况下，与第三PMOS管相连的目标电源就会为第一电压转换器提供目标电压，并保证第一封装芯片的正常运行；当第一封装芯片内部的接地管脚与GPIO管脚反接时，第一封装芯片的输出信号为高阻抗状态，此时第一PMOS管关断、第一NMOS管导通，第二PMOS管的栅极和第二NMOS管的栅极就会接收到低电平信号，从而导致第三PMOS管关断，在此情况下，与第三PMOS管相连的目标电源就不会为第一电压转换器提供电能来源，这样就可以保证第一封装芯片不会出现被烧坏的问题。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例所提供的另一种应用于封装芯片的防反接装置的结构图。作为一种优选的实施方式，上述防反接装置还包括：第二电压转换器VR2；

其中，第二电压转换器VR2的输入端用于接收第一电压转换器VR1所输出的电压，第二电压转换器VR2的使能端与第一电压转换器VR1的PG端相连。

可以理解的是，在第一封装芯片中设置有各种各样的电子元器件，这些电子元器件所需要的供电电压也不尽相同。因此，在本实施例中，为了给这些电子元器件提供不同的供电电压，还在第一电压转换器VR1的后端连接了第二电压转换器VR2，以使得第二电压转换器VR2能够对第一电压转换器VR1所输出的电压进行再次转换。

当然，在实际应用中，还可以在第二电压转换器VR2的后端连接多个电压转换器来对第一电压转换器VR1所输出的电压进行逐级降压，并以此来满足实际情况的需要。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1和第二NMOS管N2的源极和漏极之间均设置有寄生二极管。

能够想到的是，在防反接装置的运行过程中，各个MOS管都可能会受到浪涌电流的冲击，并造成MOS管出现损伤的情况。因此，在本实施例中，为了避免上述情况的发生，还在第一PMOS管P1的源极和漏极、第二PMOS管P2的源极和漏极、第三PMOS管P3的源极和漏极、第一NMOS管N1的源极和漏极以及第二NMOS管N2的源极和漏极之间均设置有寄生二极管，并以此来避免浪涌电流在流经各个MOS管时，对MOS管所造成的损伤。

显然，通过本实施例所提供的技术方案，就可以进一步提高该防反接装置在使用过程中的安全性与可靠性。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，第一封装芯片具体为BMC或CPLD或FPGA或GPU或SoC或CPU。

在实际应用中，可以将第一封装芯片设置为BMC(Baseboard ManagerController，基板管理控制器)或CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)或FPGA(Field Programmable Gate Array，现场可编程门阵列)或GPU(GraphicsProcessing Unit，图形处理器)或SoC(System on Chip，系统级芯片)或CPU(CentralProcessing Unit，中央处理器)。

因为这些芯片上均设置有大量的电子元器件，这样在对芯片内部所设置电子元器件进行封装的过程中，就有可能出现将其内部接地管脚和GPIO管脚接反，并将封装芯片烧坏的情况，所以，在实际应用中，就可以使用前述所提供的防反接装置来避免上述情况的发生。

显然，通过本实施例所提供的技术方案，就可以进一步提高本申请所提供防反接装置在实际应用中的普适性。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，第一封装芯片具体为利用BGA技术所封装的芯片。

可以理解的是，因为使用BGA(Ball Grid Array Package，球栅阵列封装)技术所封装的芯片，不仅具有引脚短、组装高度低、寄生电容较小、电性能优异、散热性能好的优点，而且，采用BGA技术所封装的芯片相较于其它类型的封装芯片而言，其封装的内存量和运行速度会提升2.1倍以上，所以，当利用BGA技术来对第一封装芯片进行封装时，就可以进一步提高第一封装芯片的工作性能。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图3，图3为本发明实施例所提供的又一种应用于封装芯片的防反接装置的结构图。作为一种优选的实施方式，上述防反接装置还包括：第五电阻R5、第六电阻R6、第四PMOS管P4、第三NMOS管N3、第三电压转换器VR3和第二封装芯片Chip2；其中，第二封装芯片Chip2上设置有与第二封装芯片Chip2的GND管脚在反接时相对应的第二目标管脚；

其中，第五电阻R5的第一端与VDD相连，第四PMOS管P4的源极与漏极分别与第一PMOS管P1的漏极和第一NMOS管N1的源极相连，第四PMOS管P4的栅极分别与第二封装芯片Chip2的GND管脚、第五电阻R5的第二端和第三NMOS管N3的栅极相连，第三NMOS管N3的漏极接地，第三NMOS管N3的源极分别与第一NMOS管N1的源极和第二NMOS管的栅极相连；第三电压转换器VR3的输入端和第六电阻R6的第一端分别用于接收目标电压Vin，第三电压转换器VR3的使能端分别与第六电阻R6的第二端和第二目标管脚相连。

在本实施例中，还可以对上述防反接装置进行适当变形来防止两个封装芯片的内部管脚连接错误时，将两个封装芯片烧坏的问题。具体请参见图3所示防反接装置的结构图。在图3所示的防反接装置中，Chip2表示第二封装芯片，Chip2中的所有圆圈均为第二封装芯片上的Pin脚，Chip2中的Pin1表示第二封装芯片上的第一个Pin脚。Chip2内的GND表示第二封装芯片的GND管脚，M2代表与第二封装芯片Chip2的GND管脚在反接时相对应的第二目标管脚。

在图3所示的防反接装置中，当第一封装芯片Chip1和第二封装芯片Chip2内部的连接管脚均正确时，第一封装芯片的输出信号Chip1_D和第二封装芯片Chip2的输出信号Chip2_D均为低电平，此时第一PMOS管导通、第一NMOS管关断、第四PMOS管P4导通、第三NMOS管N3关断。在此情况下，PWR_E为高电平，第二PMOS管P2和第二NMOS管N2的栅极就会接收到高电平信号，并将第二NMOS管N2导通，此时PWR_N为低电平，并使得第三PMOS管P3导通。

当第三PMOS管P3导通时，目标电源PSU就会为第一电压转换器VR1和第三电压转换器VR3进行供电。由于第一封装芯片中的M1为GPIO管脚，为高阻抗状态，可以视为断路(此处以High_Z来标记GPIO管脚的高阻抗状态)，所以，第一电压转换器VR1就可以输出第一封装芯片Chip1所需要的供电电压，同理，第三电压转换器VR3也可以输出第二封装芯片Chip2所需要的供电电压。

当第一封装芯片Chip1内部的接地管脚与GPIO管脚反接，第二封装芯片Chip2内部的连接管脚正确时，那么，第一封装芯片Chip1中的GND表示GPIO管脚，M1表示接地管脚，第二封装芯片Chip2中的GND表示接地管脚，M2表示GPIO管脚，此时第一封装芯片Chip1的输出信号Chip1_D就会呈现高阻抗状态，第二封装芯片Chip2的输出信号Chip2_D为低电平，并导致第一PMOS管P1关断、第一NMOS管N1导通、第四PMOS管导通、第三NMOS管关断，PWR_E为低电平。由于第二PMOS管P2和第二NMOS管N2的栅极接收到低电平信号，就会将第二PMOS管P2导通。在此情况下，PWR_N为高电平，并使得第三PMOS管P3处于关断状态。

当第三PMOS管P3处于关断状态时，目标电源PSU就无法为第一电压转换器VR1和第三电压转换器VR3进行供电。由于第一封装芯片Chip1中的M1为接地管脚，这样就会使得第一电压转换器VR1处于断路状态，同时，由于第二封装芯片Chip2中的M2为GPIO管脚，会呈现出高阻抗状态，这样也会使得第三电压转换器VR3处于断路状态，这样就可以保证第一封装芯片Chip1和第二封装芯片Chip2均不会出现被烧坏的现象。

当第一封装芯片Chip1内部的连接管脚正确，而第二封装芯片Chip2内部的接地管脚与GPIO管脚出现反接现象时，那么，第一封装芯片Chip1中的GND表示接地管脚，M1表示GPIO管脚，第二封装芯片Chip2中的GND表示GPIO管脚，M2表示接地管脚，此时第一封装芯片Chip1的输出信号Chip1_D为低电平，第二封装芯片Chip2的输出信号Chip2_D就会呈现高阻抗状态，并导致第一PMOS管P1导通、第一NMOS管N1关断、第四PMOS管关断、第三NMOS管导通，PWR_E为低电平。由于第二PMOS管P2和第二NMOS管N2的栅极接收到低电平信号，就会将第二PMOS管P2导通，此时PWR_N为高电平，并使得第三PMOS管P3处于关断状态。

当第三PMOS管P3处于关断状态时，目标电源PSU就无法为第一电压转换器VR1和第三电压转换器VR3进行供电。由于第一封装芯片Chip1中的M1为高阻抗状态，可以视为断路，所以，第一电压转换器VR1就会处于断路状态。同时，第二封装芯片Chip2中的M2为接地管脚，所以，第三电压转换器VR3也会处于断路状态，这样就可以保证第一封装芯片Chip1和第二封装芯片Chip2均不会出现被烧坏的现象。

当第一封装芯片Chip1和第二封装芯片Chip2内部的接地管脚与GPIO管脚均反接时，那么，第一封装芯片Chip1中的GND表示GPIO管脚，M1表示接地管脚，第二封装芯片Chip2中的GND表示GPIO管脚，M2表示接地管脚，此时第一封装芯片Chip1的输出信号Chip1_D和第二封装芯片Chip2的输出信号Chip2_D均为高阻抗状态，并导致第一PMOS管P1关断、第一NMOS管N1导通、第四PMOS管P4关断、第三NMOS管N3导通，PWR_E为低电平。由于第二PMOS管P2和第二NMOS管N2的栅极接收到低电平信号，就会将第二PMOS管P2导通，此时PWR_N为高电平，并使得第三PMOS管P3处于关断状态。

当第三PMOS管P3处于关断状态时，目标电源PSU就无法为第一电压转换器VR1和第三电压转换器VR3进行供电。由于第一封装芯片Chip1中的M1为接地管脚，这样就会使得第一电压转换器VR1的使能端一直为低电平状态，并使得第一电压转换器VR1处于断路状态。同理，由于第二封装芯片Chip2中的M2为接地管脚，这样就会使得第三电压转换器VR3的使能端一直为低电平状态，并使得第三电压转换器VR3处于断路状态，由此就可以保证第一封装芯片Chip1和第二封装芯片Chip2均不会出现被烧坏的现象。请参见表1，表1为图3所示防反接装置中第一封装芯片Chip1和第二封装芯片Chip2在不同连接情况下各个信号的触发示意图。

表1

作为一种优选的实施方式，第一封装芯片与第二封装芯片的类型相同或不同。

可以理解的是，因为封装芯片不管是在其内部管脚连接正确或者是连接错误的情况下，其工作原理都与图3所示防反接装置的工作原理相同，所以，在实际应用中，既可以将第一封装芯片和第二封装芯片设置为型号相同的封装芯片，也可以将第一封装芯片和第二封装芯片设置为型号不同的封装芯片。

显然，通过本实施例所提供的技术方案，就可以相对提高本申请所提供防反接装置在实际使用中的灵活性。

相应的，本发明实施例还提供了一种电子板卡，包括如前述所公开的一种应用于封装芯片的防反接装置。

本发明实施例所提供的一种电子板卡，具有前述所公开的一种应用于封装芯片的防反接装置所具有的有益效果。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种应用于封装芯片的防反接装置以及一种电子板卡进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种应用于封装芯片的防反接装置，其特征在于，包括：第一电阻、第二电阻、第三电阻、第四电阻、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一电压转换器以及第一封装芯片；其中，所述第一封装芯片上设置有与所述第一封装芯片的GND管脚在反接时相对应的第一目标管脚；

其中，所述第一电阻的第一端和所述第二电阻的第一端分别与VDD相连，所述第一电阻的第二端与所述第一PMOS管的源极相连，所述第一PMOS管的漏极与所述第一NMOS管的源极相连，所述第一NMOS管的漏极接地，所述第一PMOS管的栅极分别与所述第一封装芯片的GND管脚、所述第二电阻的第二端和所述第一NMOS管的栅极相连，所述第二PMOS管的栅极和所述第二NMOS管的栅极分别与所述第一NMOS管的源极相连，所述第二PMOS管的源极与所述第三电阻的第一端相连，所述第三电阻的第二端与VDD相连，所述第二PMOS管的漏极与所述第二NMOS管的源极相连，所述第二NMOS管的漏极接地，所述第三PMOS管的栅极与所述第二NMOS管的源极相连，所述第三PMOS管的源极与目标电源相连，所述第三PMOS管的漏极用于输出目标电压；所述第一电压转换器的输入端和所述第四电阻的第一端分别用于接收所述目标电压，所述第一电压转换器的使能端分别与所述第四电阻的第二端和所述第一目标管脚相连。

2.根据权利要求1所述的防反接装置，其特征在于，还包括：第二电压转换器；

其中，所述第二电压转换器的输入端用于接收所述第一电压转换器所输出的电压，所述第二电压转换器的使能端与所述第一电压转换器的PG端相连。

3.根据权利要求1所述的防反接装置，其特征在于，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第一NMOS管和所述第二NMOS管的源极和漏极之间均设置有寄生二极管。

4.根据权利要求1所述的防反接装置，其特征在于，所述第一封装芯片具体为BMC或CPLD或FPGA或GPU或SoC或CPU。

5.根据权利要求1所述的防反接装置，其特征在于，所述第一封装芯片具体为利用BGA技术所封装的芯片。

6.根据权利要求1至5任一项所述的防反接装置，其特征在于，还包括：第五电阻、第六电阻、第四PMOS管、第三NMOS管、第三电压转换器和第二封装芯片；其中，所述第二封装芯片上设置有与所述第二封装芯片的GND管脚在反接时相对应的第二目标管脚；

其中，所述第五电阻的第一端与VDD相连，所述第四PMOS管的源极与漏极分别与所述第一PMOS管的漏极和所述第一NMOS管的源极相连，所述第四PMOS管的栅极分别与所述第二封装芯片的GND管脚、所述第五电阻的第二端和所述第三NMOS管的栅极相连，所述第三NMOS管的漏极接地，所述第三NMOS管的源极分别与所述第一NMOS管的源极和所述第二NMOS管的栅极相连；所述第三电压转换器的输入端和所述第六电阻的第一端分别用于接收所述目标电压，所述第三电压转换器的使能端分别与所述第六电阻的第二端和所述第二目标管脚相连。

7.根据权利要求6所述的防反接装置，其特征在于，所述第一封装芯片与所述第二封装芯片的类型相同或不同。

8.一种电子板卡，其特征在于，包括如权利要求1至7任一项所述的一种应用于封装芯片的防反接装置。

Images