CN213518192U - 一种用于存储系统的电流抑制装置 - Google Patents
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Abstract
本实用新型提出了一种用于存储系统的电流抑制装置，包括：电源、MOS管、Efuse芯片、存储系统、电流抑制电路，电源输出端通过MOS管的源极，MOS管的漏极与存储系统的电源输入端连接，MOS管的栅极与Efuse芯片高电平输出端连接，所述电流抑制电路包括二极管以及延时电容，所述二极管阳极一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，所述二极管阴极与延时电容一端连接，延时电容另一端接地，有效避免过高的冲击电流对后端敏感器件的影响，防止存储系统工作异常、系统重启，甚至无法正常上电等情况的发生，降低数据存储风险，保证了数据存储安全可靠，提高了产品稳定性和可靠性，增加产品竞争力。
Description
技术领域
本实用新型涉及存储系统供电领域，尤其是涉及一种用于存储系统的电流抑制装置。
背景技术
在云计算时代，海量数据存储传输需要大容量的存储载体平台，然而通常这种大容量的存储载体，不同系统服务器搭载的存储载体有着不同的要求，随着数据运算存储效率的提高，负载强度也随之显著提升，为更好的做到数据防护，硬件线路稳定性因之要求也随之增多，而高度集成线路设计中，许多功能部件对负载电流非常敏感，在上电时，一旦出现过高的冲击电流对于存储服务器系统数据存储业务产生极大的安全隐患，存在数据存储风险。
当前，一般采用Efuse芯片实现电流抑制，如图1所示，传统的Efuse芯片工作原理外部电源输入通路，电源通过稳压管VD1、输入电容Cin与MOS管的源极连接，MOS管的漏极通过输出电容与存储系统的电源输入端连接，MOS管栅极与Efuse芯片连接，Efuse芯片被使能后，输出高电平控制MOS管的gate极(栅极)，当Vgs＞Vgsth后，MOS管导通，电压输出到存储系统，完成上电动作。
但是，如图2所示，在对存储系统后端各个存储设备在启动过程中，会产生冲击电流，冲击电流已达到65.2A，为保证安全上电通常一般要求冲击电流≤20A，该电流已超出该spec要求。主要问题在于上电过程Efuse芯片线路MOS管开启过快，未对冲击电流施加有效抑制，导致上电冲击电流过高，对后端敏感器件造成冲击影响，从而导致数据存储异常，对存储服务器系统数据存储业务产生极大的安全隐患，存在数据存储风险。
发明内容
本实用新型为了解决现有技术中存在的问题，创新提出了一种用于存储系统的电流抑制装置，有效避免过高的冲击电流对后端敏感器件的影响，防止存储系统工作异常、系统重启，甚至无法正常上电等情况的发生，降低数据存储风险。
本实用新型第一方面提供了一种用于存储系统的电流抑制装置，包括：电源、MOS管、Efuse芯片、存储系统，电源输出端通过MOS管的源极，MOS管的漏极与存储系统的电源输入端连接，MOS管的栅极与Efuse芯片高电平输出端连接，还包括：电流抑制电路，所述电流抑制电路包括二极管以及延时电容，所述二极管阳极一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，所述二极管阴极与延时电容一端连接，延时电容另一端接地。
可选地，所述电流抑制电路还包括开关模块，所述开关模块的输入端一路与二极管阳极连接，一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，输出端一路与延时电容的另一端连接，另一路接地。
进一步地，还包括限流电阻，所述限流电阻的一端与一路与二极管阳极连接，一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，另一端与开关模块的输入端连接。
可选地，所述开关模块为三极管，所述三极管的基极与一路与二极管阳极连接，一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接；发射极一路连接二极管阴极，另一路连接延时电容的一端；集电极一路与延时电容的另一端连接，另一路接地。
进一步地，所述三极管为PNP型三极管。
可选地，限流电阻的阻值范围为0.5KΩ-4.7KΩ。
可选地，所述延时电容的取值范围为2.2nf～100nf。
可选地，所述存储系统包括固态存储介质、存储服务器主控板。
本实用新型采用的技术方案包括以下技术效果：
本实用新型有效避免过高的冲击电流对后端敏感器件的影响，防止存储系统工作异常、系统重启，甚至无法正常上电等情况的发生，降低数据存储风险，保证了数据存储安全可靠，提高了产品稳定性和可靠性，增加产品竞争力。
本实用新型技术方案中通过二极管实现了电流的防倒灌，避免了对Efuse芯片或MOS管的冲击；通过限流电阻实现了防止电流过大对三极管的击穿或损坏，保证了存储系统上电的电流抑制效果。
应当理解的是以上的一般描述以及后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。
附图说明
为了更清楚说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见的，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中采用Efuse芯片的存储系统结构示意图；
图2为现有技术中采用Efuse芯片的存储系统后端存储设备启动上电过程中电流波形示意图；
图3为本实用新型方案中实施例一装置的示意图；
图4为本实用新型方案中实施例一电流抑制电路的示意图；
图5为本实用新型方案中实施例一电流抑制仿真电路示意图；
图6为本实用新型方案中实施例一电流抑制仿真电路的仿真波形示意图；
图7为本实用新型方案中实施例一装置中存储系统后端设备启动上电过程中电流波形示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。
实施例一
如图3-图4所示，本实用新型提供了一种用于存储系统的电流抑制装置，包括：电源1、MOS管Q1、Efuse芯片U1、存储系统2，电源1输出端通过MOS管Q1的源极，MOS管Q1的漏极与存储系统2的电源输入端连接，MOS管Q1的栅极与Efuse芯片U1高电平输出端连接，还包括：电流抑制电路3，电流抑制电路3包括二极管D1以及延时电容C1，二极管D1阳极一路与Efuse芯片U1高电平输出端连接，另一路与MOS管Q1的栅极连接，二极管D1阴极与延时电容CI一端连接，延时电容C1另一端接地。
其中，电流抑制电路3还包括开关模块31，开关模块31的输入端一路与二极管D1阳极连接，一路与Efuse芯片U1高电平输出端连接，另一路与MOS管Q1的栅极连接，输出端一路与延时电容C1的另一端连接，另一路接地。二极管D1可以防止电流的倒灌型号可以采用LMBR0530T1G，也可以选用其他型号，本实用新型在此不做限制。
进一步地，电流抑制电路3还包括限流电阻R1，限流电阻R1的一端与一路与二极管D1阳极连接，一路与Efuse芯片U1高电平输出端连接，另一路与MOS管Q1的栅极连接，另一端与开关模块31的输入端连接。限流电阻的阻值范围可以为0.5KΩ-4.7KΩ，也可以根据实际情况灵活调整，本实用新型在此不做限制。
具体地，开关模块31为三极管Q2，三极管Q2的基极(pin1)与一路与二极管D1阳极连接，一路与Efuse芯片U1高电平输出端连接，另一路与MOS管Q1的栅极连接；发射极(pin2)一路连接二极管D1阴极，另一路连接延时电容C1的一端；集电极(pin3)一路与延时电容C1的另一端连接，另一路接地。
三极管可以为PNP型三极管，也可以是NPN型三极管，主要是控制对电容的充电/放电开关，型号可选择MMBT4403WT1G，也可以根据实际情况灵活选择，本实用新型在此不做限制。
具体地，延时电容主要是起到储能电容的作用，其取值范围可以为2.2nf～100nf，也可以根据实际情况灵活调整，本实用新型在此不做限制。
存储系统可以包括固态存储介质、存储服务器主控板(存储控制板卡)，也可以是其他类型的存储系统，本实用新型在此也不做限制。
上电过程：Efuse芯片U1的HGate pin(高电平输出端)输出的电压一路到MOS管Q1的栅极，同时一路经电流抑制电路3的限流电阻R1到三极管基极pin1，另一路到电流抑制电路3的二极管D1的阳极，二极管D1的阴极一路到延时电容C1和三极管的发射极pin2，上电时三极管pin1和pin2等电位，此时，对延时电容C1进行充电，控制MOS管的栅极gate电压缓慢爬升，从开启到完全导通过程中，能有效对输出电流启动抑制作用；下电过程：Efuse芯片U1的Hgate pin(高电平输出端)输出的电压拉低，三极管pin1电压为低电平，pin2为高电平，此时延时电容C1中的电能通过该三极管快速泄放到GND中，MOS管Q1快速关断。通过构建仿真线路如下图5所示，得到的仿真波形如图6所示，采用该电流抑制电路，实测存储系统后端设备启动上电过程电流波形如图7所示，通过仿真及硬件实测，本实用新型技术方案测得电流最高9A，满足冲击电流≤20A，符合该spec要求，可有效实现电流抑制之目的。
本实用新型有效避免过高的冲击电流对后端敏感器件的影响，防止存储系统工作异常、系统重启，甚至无法正常上电等情况的发生，降低数据存储风险，保证了数据存储安全可靠，提高了产品稳定性和可靠性，增加产品竞争力。
本实用新型技术方案中通过二极管实现了电流的防倒灌，避免了对Efuse芯片或MOS管的冲击；通过限流电阻实现了防止电流过大对三极管的击穿或损坏，保证了存储系统上电的电流抑制效果。
上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。
Claims (8)
1.一种用于存储系统的电流抑制装置，包括：电源、MOS管、Efuse芯片、存储系统，电源输出端通过MOS管的源极，MOS管的漏极与存储系统的电源输入端连接，MOS管的栅极与Efuse芯片高电平输出端连接，其特征是，还包括：电流抑制电路，所述电流抑制电路包括二极管以及延时电容，所述二极管阳极一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，所述二极管阴极与延时电容一端连接，延时电容另一端接地。
2.根据权利要求1所述的用于存储系统的电流抑制装置，其特征是，所述电流抑制电路还包括开关模块，所述开关模块的输入端一路与二极管阳极连接，一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，输出端一路与延时电容的另一端连接，另一路接地。
3.根据权利要求2所述的用于存储系统的电流抑制装置，其特征是，还包括限流电阻，所述限流电阻的一端与一路与二极管阳极连接，一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接，另一端与开关模块的输入端连接。
4.根据权利要求2所述的用于存储系统的电流抑制装置，其特征是，所述开关模块为三极管，所述三极管的基极与一路与二极管阳极连接，一路与Efuse芯片高电平输出端连接，另一路与MOS管的栅极连接；发射极一路连接二极管阴极，另一路连接延时电容的一端；集电极一路与延时电容的另一端连接，另一路接地。
5.根据权利要求4所述的用于存储系统的电流抑制装置，其特征是，所述三极管为PNP型三极管。
6.根据权利要求3所述的用于存储系统的电流抑制装置，其特征是，限流电阻的阻值范围为0.5KΩ-4.7KΩ。
7.根据权利要求1-6任一所述的用于存储系统的电流抑制装置，其特征是，所述延时电容的取值范围为2.2nf～100nf。
8.根据权利要求1-6任一所述的用于存储系统的电流抑制装置，其特征是，所述存储系统包括固态存储介质、存储服务器主控板。
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