CN113707607A - 半导体结构及其形成方法 - Google Patents

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CN
China
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channel layer
channel
forming
fet
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李政衡
李宜静
张嘉德
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明描述了一种半导体结构及其形成方法。该方法可包括在衬底上方形成鳍结构。该鳍结构可包括沟道层和所述沟道层与所述衬底之间的缓冲层。该方法可还包括在沟道层中形成凹槽结构。该凹槽结构可包括在缓冲层上方的底面。该方法可还包括在凹槽结构的底面上方形成第一外延层。该第一外延层可包括第一锗原子浓度。该方法可还包括在第一外延层上方形成第二外延层。该第二外延层可包括大于第一锗原子浓度的第二锗原子浓度。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体技术的进步增加了对更快处理系统具有更高性能的场效应晶体 管(FET)的需求。为了满足这一需求，重要的是减小FET的沟道电阻， 以最大程度地减少晶体管延迟(例如，电阻电容(RC)延迟)。FET的栅 极端子与FET的源极/漏极端子之间的欠叠会影响FET的沟道电阻。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在衬 底上方形成鳍结构，其中，所述鳍结构包括沟道层和所述沟道层与所述衬 底之间的缓冲层；在所述沟道层中形成凹槽结构，其中，所述凹槽结构包 括位于所述缓冲层上方的底面；在所述凹槽结构的所述底面上方形成第一 外延层，其中，所述第一外延层包括第一锗原子浓度；以及在所述第一外 延层上方形成第二外延层，其中，所述第二外延层包括比所述第一锗原子浓度大的第二锗原子浓度。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：在 衬底上方形成鳍结构，其中，所述鳍结构包括沟道层，所述沟道层的顶面 被暴露并由与所述衬底不同的材料制成；在所述沟道层的所述顶面上方形 成栅极结构；在所述沟道层的第一部分中和所述沟道层的第二部分上方形 成凹槽结构，其中，所述凹槽结构与所述栅极结构相邻；以及在所述凹槽 结构中形成源极/漏极(S/D)外延层。
本申请的又一些实施例提供了一种半导体结构，包括：衬底；鳍结构， 在所述衬底上方，其中，所述鳍结构包括沟道层和位于所述沟道层与所述 衬底之间的缓冲层，并且其中，所述沟道层与所述缓冲层包括不同的锗原 子浓度；栅极结构，在所述鳍结构的第一部分上方；以及源极/漏极(S/D) 区，形成在所述鳍结构的第二部分上方，其中，所述鳍结构的所述第一部 分的所述沟道层的第一厚度大于所述鳍结构的所述第二部分的第二厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。
图1示出根据一些实施例的半导体器件的等距视图。
图2至图5示出根据一些实施例的半导体器件的截面图。
图6示出根据一些实施例的用于制造半导体器件的方法的流程图。
图7示出根据一些实施例的处于其制造工艺的各个阶段的半导体器件 的等距视图。
图8至图15示出根据一些实施例的处于其制造工艺的各个阶段的半导 体器件的截面图。
现在将参考附图描述说明性实施例。在附图中，相同参考标号通常表 示相同、功能类似和/或结构相同的元件。
具体实施方式
应该注意，说明书中对“一个实施例”、“实施例”、“示例性实施 例”、“示例性”等的引用指示所描述实施例可包括特定部件、结构或特 性，但是每个实施例可能不一定包括所述特定部件、结构或特性。而且， 此类短语不一定指同一实施例。另外，结合实施例描述特定部件、结构或 特性时，结合其他实施效果这种部件、结构或特性将在本领域技术人员的知识范围内。
应当理解，本文中的措词或术语是出于描述而非限制的目的，使得本 说明书的术语或措辞将由相关领域的技术人员根据本文中的教导进行解 释。
为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个 元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方 位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以 以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描 述符可以同样地作出相应的解释。
在一些实施例中，术语“约”和“基本”可表示具有给定数量的值， 该给定数量在该值的5％内变化(例如，值的±1％、±2％、±3％、±4％、 ±5％)。这些值仅是实例，并不旨在进行限制。术语“约”和“基本”可 指根据本文的教导而由相关领域的技术人员解释的值的百分比。
可通过任何合适的方法来对与鳍式场效应晶体管(finFET)或全环栅 (GAA)FET相关联的鳍进行图案化。例如，可使用一种或多种光刻工艺 (包括双重图案化工艺或多重图案化工艺)来对鳍进行图案化。双重图案 化和多重图案化工艺将光刻与自对准工艺相结合，从而允许创建具有例如 间距小于可使用单个直接光刻工艺另外获得的间距的图案。例如，在衬底 上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺来在图 案化的牺牲层旁边形成间隔件。然后除去牺牲层，并且可使用剩余的间隔 件来对鳍进行图案化。
半导体行业中的技术进步推动了对具有更高性能的高速应用集成电路 (IC)的追求。在IC发展过程中，晶体管结构采用了晶格失配的源极/漏 极(S/D)区，以在晶体管的沟道中引起应变，从而提高晶体管的沟道迁移 率。为了进一步提高晶体管的沟道迁移率，晶体管结构可采用高迁移率材 料层(诸如硅锗(SiGe)层)以在缓冲层和/或衬底上方形成晶体管沟道。 此外，需要增加S/D区的体积以减小晶体管的寄生电阻和接触电阻，以提 高晶体管的性能。然而，体积增大的S/D区可能会穿透高迁移率材料层， 并深深地突出至下面的缓冲层和/或下面的衬底中，从而降低晶体管沟道中 的诱导应变，因此降低晶体管的性能和速度。
为了解决上述挑战，本发明涉及为晶体管的沟道提供增加的应变的制 造方法和结构。该晶体管可以是具有在衬底上方外延生长的沟道层的p沟 道场效应晶体管(PFET)。外延生长的沟道层可以是与衬底(诸如硅(Si) 衬底)不同的高迁移率材料层(诸如SiGe层)。晶体管可还包括形成在外 延生长的沟道层的第一部分(例如，晶体管的沟道区)和突出至外延生长 的沟道层的第二部分中的p型S/D区上方的栅极结构。p型S/D区可由与 外延生长的沟道层不同的材料制成，以在晶体管的沟道区中引起应变。例 如，p型S/D区可包括具有比外延生长的沟道层更大的锗原子浓度的SiGe 层。因此，S/D区可在晶体管的沟道区中引起应变，从而提高晶体管的沟 道迁移率。此外，S/D区不切穿外延生长的沟道层的第二部分。例如，S/D 区的底面可在外延生长的沟道层的底面之上。因此，可在晶体管的沟道区中保持由S/D区和外延生长的沟道层之间的晶格常数差异形成的应变。因 此，本发明的益处尤其是避免减小上述诱导应变，从而提高晶体管的性能 和速度。
根据一些实施例，参考图1至图5描述具有在衬底102上方形成的多 个场效应晶体管(FET)101和103的半导体器件100。FET 101与FET 103 可形成在衬底102的不同部分上方。在一些实施例中，FET 101可以是 PFET，并且FET 103可以是n沟道场效应晶体管(NFET)。半导体器件 100可包括在微处理器、存储器单元或其他集成电路(IC)中。图1示出根据一些实施例的半导体器件100的等距视图。图2、图4和图5示出根 据一些实施例的沿着半导体器件100的源极/漏极(S/D)区(例如，图1 的线B-B)的截面图。图3示出根据一些实施例的沿着半导体器件100的 源极/漏极(S/D)区(例如，图1的线C-C)的截面图。除非另有说明， 否则对图1至图5中具有相同注释的元件的讨论适用于彼此。半导体器件 100可包括在微处理器、存储器单元或其他集成电路(IC)中。而且，根 据一些实施例，即使图1至图5所示的FET 101和103是鳍式场效应晶体 管(finFET)，FET 101和103也可以是全环栅(GAA)FET。
参考图1，衬底102可以是诸如硅的半导体材料。在一些实施例中， 衬底102可包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102 可包括：(i)元素半导体，诸如Si和锗(Ge)；(ii)化合物半导体，包 括碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；(iii)合金半导体，包括碳化硅锗 (SiGeC)、SiGe、磷砷化镓(GaAsP)、磷化铟镓(InGaP)、砷化镓铟(InGaAs)、磷砷化铟镓(InGaAsP)、砷化铝铟(InAlAs)和/或砷化铝 镓(AlGaAs)；或(iv)其组合。此外，可根据设计要求来掺杂衬底102(例如，p型衬底或n型衬底)。在一些实施例中，术语“p型”定义为掺 杂有诸如硼的p型掺杂剂的结构、层和/或区。在一些实施例中，术语“n 型”定义为掺杂有诸如砷的n型掺杂剂的结构、层和/或区。在一些实施例 中，衬底102可掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂 剂(例如，磷或砷)。在一些实施例中，衬底102的不同部分可掺杂有不 同的掺杂剂。
FET 101和103中的每个可包括形成在衬底102上方的鳍结构108，该 鳍结构具有诸如约5nm至约50nm的合适宽度W108以及诸如约100nm至 约200nm的合适高度H108。鳍结构108可在x方向上延伸并可在y方向上 由栅极结构110横穿。由栅极结构110横穿的FET 101的鳍结构108的一 部分可以是FET 101的沟道区。同样，由栅极结构110横穿的FET 103的鳍结构108的一部分可以是FET 103的沟道区。在一些实施例中，FET 101 可以是p沟道FET(PFET)，其中，FET 101的沟道区可传导空穴载流子。 在一些实施例中，FET 103可以是n沟道FET(NFET)，其中，FET 101 的沟道区可传导电子载流子。在一些实施例中，FET 101和/或FET 103可 包括沿着第一水平方向(例如，在x方向上)延伸的多个鳍结构108和沿 着第二水平方向(例如，在y方向上)横穿多个鳍结构108的栅极结构110。 在一些实施例中，多个FET 101和/或FET 103可具有共用栅极结构110。
参考图2和图3，鳍结构108可包括布置在衬底102上的缓冲层108A。 缓冲层108A可由与衬底102类似的材料制成，以确保FET 101和103的 沟道区无晶体缺陷。在一些实施例中，缓冲层108A可由与衬底102相比具 有小于约0.5％的晶格失配的半导体材料制成。在一些实施例中，缓冲层 108A与衬底102之间的锗原子浓度之差可以是约0至约0.2％，诸如约0至约0.1以及约0至约0.05。如果缓冲层108A与衬底102之间的锗原子浓 度差大于上述上限，则FET 101和/或FET 103的沟道区可能嵌入晶体位错， 从而降低FET 101和/或FET 103的可靠性。在一些实施例中，缓冲层108A 和衬底102可由相同的材料制成，诸如Si。在一些实施例中，用于FET 101 的缓冲层108A可与用于FET 103的缓冲层108A具有不同的掺杂类型(例 如，n型或p型)。
参考图2，在一些实施例中，FET 101的鳍结构108可还包括布置在缓 冲层108A上的沟道层108CH。为了提高FET 101的沟道迁移率，沟道层 108CH的载流子迁移率(例如，空穴迁移率和/或电子迁移率)可比缓冲层 108A和衬底102大。在一些实施例中，衬底102、缓冲层108A和沟道层 108CH可包括硅和/或锗，其中，沟道层108CH可具有大于缓冲层108A和衬底102的锗原子浓度。在一些实施例中，沟道层108CH可具有约0.2至 约0.3的锗原子浓度。如果沟道层108CH的锗原子浓度小于上述下限，则 FET 101可能没有足够的沟道迁移率，从而无法满足FET 101的性能要求， 诸如峰值驱动电流大于1mA/μm的要求。如果沟道层108CH的锗原子浓 度大于上述上限，则沟道层108CH与衬底102之间的晶格失配可能引起沟道层108CH中的晶体位错，从而不能满足FET 101的可靠性标准，诸如不 能满足FET 101的击穿电压要求。在一些实施例中，沟道层108CH与衬底 102之间的差和/或沟道层108CH与缓冲层108A之间的差可以是约0.2至 约0.3。如果沟道层108CH与衬底102之间的差和/或沟道层108CH与缓冲 层108A之间的差小于上述下限，则FET 101可能没有足够的沟道迁移率，从而无法满足FET 101的性能要求，诸如峰值驱动电流大于1mA/μm的要 求。如果沟道层108CH与衬底102之间的差和/或沟道层108CH与缓冲层 108A之间的差大于上述上限，则沟道层108CH与衬底102之间的晶格失 配可能引起沟道层108CH中的晶体位错，从而不能满足FET 101的可靠性 标准，诸如不能满足FET 101的击穿电压要求。
沟道层108CH可具有诸如约50nm至约65nm的合适的厚度H108CH， 以优化FET 101的性能。在一些实施例中，沟道层108CH的厚度H108CH与 鳍结构108的高度H108的比率可以是约90％至约98％。如果沟道层108CH 的厚度H108CH与鳍结构108的高度H108的比率小于上述下限，则FET 101 可能没有足够的沟道迁移率，从而无法满足FET 101的性能要求，诸如峰 值驱动电流大于1mA/μm的要求。如果沟道层108CH的厚度H108CH与鳍 结构108的高度H108的比率大于上述上限，则沟道层108CH可能引发晶体 位错，从而不能满足FET 101的可靠性标准。
在一些实施例中，参考图4，沟道层108CH可以是多层结构。例如， 如图4所示，沟道层108CH可包括第一沟道层108CH1和布置在第一沟道 层108CH1与缓冲层108A之间的第二沟道层108CH2。多层沟道层108CH 的每一层(例如，第一沟道层108CH1和第二沟道层108CH2)可具有大于 缓冲层108A和/或衬底102的锗原子浓度。例如，第一沟道层108CH1可具有约0.2至约0.3的锗原子浓度，并且第二沟道层108CH2可具有约0.26 至约0.4的锗原子浓度，其中，缓冲层108A和/或衬底102可具有小于约 20％的锗原子浓度。在一些实施例中，第二沟道层108CH2可具有大于第一 沟道层108CH1的锗原子浓度，以进一步增加FET 101的沟道区中的应变， 从而进一步提高FET 101的速度和性能。
参考图1和图2，栅极结构110可以是包裹鳍结构108的一部分的多 层结构。例如，栅极结构110可包裹FET 101的沟道区和/或FET 103的沟 道区(例如，鳍结构108的一部分被栅极结构110包裹)，以调制FET 101 和/或FET 103的沟道层108CH的电导率。在一些实施例中，栅极结构110 可被称为全环栅(GAA)结构，其中，FET 101和103可被称为GAA FET。 栅极结构110可在x方向上具有合适的栅极长度，诸如约10nm至约100 nm，以满足与IC的技术节点(例如，7nm节点、5nm节点、3nm节点等) 相关联的栅极间距要求。
栅极结构110可包括栅极介电层(图1至图5未示出)和布置在栅极 介电层上的栅电极(图1至图5未示出)。可将栅极介电层包裹在鳍结构 108周围，从而使鳍结构108与栅电极电气隔离。栅极介电层可布置在栅 电极与S/D区124之间(下面讨论)，以防止它们之间的电短路。栅极介 电层可包括任何合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅和金属氧化物(例如，氧化铝和氧化铪)。栅极介电层可具有范围介于约1nm至 约5nm的厚度。栅电极可以是FET 101和/或FET 103的栅极端子。栅极 介电层的其他材料和厚度处于本发明的精神和范围内。
栅电极可包括包裹鳍结构108的金属堆叠件。在一些实施例中，栅电 极可包括钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)、钨(W)、锰(Mn)、 锆(Zr)、钌(Ru)、钼(Mo)、钴(Co)、镍(Ni)、银(Ag)、硅 化镍(NiSi)、硅化钴(CoSi)、氮化钛(TiN)、氮化钽(TaN)、氮化 钽硅(TaSiN)、氮化钽碳(TaCN)、钛铝(TiAl)、氮化铝钛(TiAlN)、 氮化钨(WN)、氮化钨(WN)、碳化钽(TaC)、碳化钛(TiC)、碳化 钛铝(TiAlC)或钽碳化铝(TaAlC)。用于栅电极的其他材料处于本发明 的精神和范围内。
半导体器件100可还包括布置在栅极结构110的侧壁上的栅极间隔件 114。栅极间隔件114可将栅极结构110与半导体器件100的S/D接触结构 (例如，导电材料154的层；下面讨论)分离。栅极间隔件114可包括合 适的绝缘材料，诸如氧化硅、氮化硅和金属氧化物。在一些实施例中，栅 极间隔件114可具有范围介于约6nm至约10nm的厚度t114。在一些实施 例中，栅极间隔件114可具有倾斜底面。例如，栅极间隔件114的靠近栅 极结构110的边缘可比栅极间隔件114的另一边缘高间隔d114，诸如约0nm 至约6nm。栅极间隔件114的其他材料和尺寸处于本发明的精神和范围内。
半导体器件100可还包括为鳍结构108提供电气隔离的浅槽隔离(STI) 区138。例如，STI区138可将鳍结构108与形成在半导体器件100中的另 一鳍结构108(图1未示出)电气隔离。而且，STI区138可在FET 101/103 和与衬底102集成或沉积在衬底102上的相邻有源和无源元件(图1未示 出)之间提供电气隔离。STI区138可包括一层或多层介电材料，诸如氮 化物层、布置在氮化物层上的氧化物层以及布置在氮化物层上的绝缘层。 在一些实施例中，绝缘层可以指用作电绝缘体的层(例如，介电层)。在 一些实施例中，绝缘层可包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸 盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。STI区138的 其他材料处于本发明的精神和范围内。
半导体器件100可还包括布置在鳍结构108上方的层间介电(ILD)层 130，以在相邻鳍结构108之间提供电绝缘。在一些实施例中，ILD层130 可在S/D区110与接触结构120之间提供电绝缘。ILD层130可包括合适 的绝缘材料，诸如可流动的介电材料(例如，可流动的氧化硅、可流动的 氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅)和介电材料(例如，氧化硅或氮化硅)。用于ILD层130的其他材料处于本发 明的精神和范围内。
参考图2、图4和图5，半导体器件100可还包括形成在FET 101的鳍 结构108上方以及栅极结构110的相对侧(例如，沿着x方向)上方的S/D 区124。S/D区124可包括外延生长的半导体层堆叠件。S/D区124的外延 生长的半导体层堆叠件可包括(i)元素半导体材料，诸如Ge和Si；(ii) 化合物半导体材料，诸如GaAs和AlGaAs；或(iii)半导体合金，诸如SiGe 和GaAsP。此外，S/D区124的外延生长的半导体层堆叠件可包括晶格常 数大于沟道层108CH的半导体层，以为FET 101的沟道区提供压缩应变。 例如，S/D区124的外延生长的半导体材料可包括锗原子浓度大于沟道层 108CH的SiGe层。在一些实施例中，S/D区124的外延生长的半导体层堆 叠件可掺杂有p型掺杂剂，诸如硼、铟、铝、镓、锌、铍和镁。
S/D区124可具有合适的水平宽度W124(例如，在x方向上)，诸如 约15nm至约30nm。在一些实施例中，S/D区124可进一步水平地(例如， 在x方向上)朝向FET 101的沟道区延伸，以减小FET 101的沟道电阻。 例如，S/D区124可水平地(例如，在x方向上)在栅极间隔件114下方 延伸以减小FET 101的电阻。因此，S/D区124与栅极结构110之间的水 平(例如，x方向上的)间隔S114可小于栅极间隔件114的厚度t114。在一 些实施例中，间隔S114可以是约2nm至约6nm。如果间隔S114小于上述下 限，则FET 101可能易于受短沟道效应影响。如果间隔S114大于上述下限， 则FET 101可能易于增加电阻。
S/D区124可竖直地(例如，在z方向上)在鳍结构108的顶面上方 延伸合适的竖直(例如，z方向上的)尺寸d124，诸如约4nm至约10nm。 如果竖直尺寸d124小于上述下限，则覆盖层124C(下面讨论)可能没有足 够的体积来形成硅化物层152，从而增加FET 101的接触电阻。如果竖直 尺寸d124大于上述上限，则可增加S/D区124与栅极结构110之间的寄生 电容，从而提高FET 101的速度。
S/D区124可竖直(例如，在z方向上)以竖直(例如，在z方向上) 尺寸H124A突出至鳍结构108中，以扩大S/D区124的体积，从而减小FET 101的电阻。在一些实施例中，对于具有高迁移率要求(例如，空穴迁移 率的要求大于约300cm2/Vs)的FET 101，S/D区124不穿透沟道层108CH， 以便提供足够的应变来提高FET 101的沟道区处的迁移率。例如，如图2 所示，竖直尺寸H124可小于沟道层108CH的厚度H108CH，使得S/D区124 的底面可以竖直(例如，z方向上的)分离S124竖直地处于沟道层108CH 的底面上方(例如，在z方向上)。在一些实施例中，竖直间隔S124与沟 道层108CH的厚度H108CH的比率可以是约0.05至约0.2。如果竖直间隔S124与沟道层108CH的厚度H108CH的比率小于上述下限，则S/D区124可能不 会在FET 101的沟道区中引起足够的应变，从而不能满足FET 101的高迁 移率要求。如果竖直间隔S124与沟道层108CH的厚度H108CH的比率大于上 述上限，则S/D区124可能没有足够的体积来减小FET 101的电阻，从而 降低FET 101的速度。在一些实施例中，如图3所示，沟道层108CH可以 是多层堆叠件(例如，第一沟道层108CH1和第二沟道层108CH2)，其中， S/D区124可穿透沟道层108CH的上部(例如，穿过第一沟道层108CH1 形成)，并部分地突出至沟道层108CH的下部(例如，形成在第二沟道层 108CH2中)，S/D区124的底面以竖直分离S124竖直地处于在第二沟道层 108CH2的底面上方。
在一些实施例中，对于具有低电阻要求(例如，晶体管外部电阻小于 约3500Ω.μm的要求)的FET 101，S/D区124的底部可与108CH的底部 表面基本共面以扩大S/D区124的体积来为FET 101提供减小的电阻。例 如，如图5所示，竖直尺寸H124可基本等于沟道层108CH的厚度H108CH。 在一些实施例中，可通过沟道层108CH以竖直(例如，z方向上的)穿透 深度t124形成S/D区124，其中，穿透深度t124与沟道层108CH的厚度H108CH的比率可以是约0至约0.03。如果穿透深度t124与沟道层108CH的厚度 H108CH的比率小于上述下限，则S/D区124可能没有足够的体积来减小FET 101的电阻，从而不能满足FET 101的低电阻要求。如果穿透深度t124与沟 道层108CH的厚度H108CH的比率大于上述上限，则S/D区124可能不会在 FET 101的沟道区中引起足够的应变，从而降低FET 101的速度。
如先前论述，S/D区124可包括外延生长的半导体层堆叠件。如图2 所示，S/D区可包括形成在沟道层108CH中的第一层124A。第一层124A 可由诸如化合物半导体材料(例如，SiGe)的外延生长的半导体材料制成。 在一些实施例中，第一层124A可由具有合适的锗原子浓度(诸如约20％ 至约30％)的SiGe制成，以减少第二层124B和覆盖层124C(下面讨论)的晶体缺陷。第一层124A可掺杂有p型掺杂剂，诸如硼、铟、铝、镓、锌、 铍和镁。在一些实施例中，第一层124A可掺杂有p型掺杂剂，该p型掺杂 剂的掺杂浓度小于5×1020/cm3，诸如约5×1019/cm3至约5× 1020/cm3，以减轻FET 101的短沟道效应。在一些实施例中，第一层124A可具有水平(例如，x方向上的)尺寸W124A，其中，第一层124A的水平 宽度W124A与S/D区124的水平宽度W124A的比率可以是约0.15至约0.25。 如果第一层124A的水平宽度W124A与S/D区124的水平宽度W124A的比率 小于上述下限，则第二层124B(下文讨论)可具有更大的晶体缺陷密度， 从而降低FET 101的可靠性标准，诸如无法满足FET 101的击穿电压要求。 如果第一层124A的水平宽度W124A与S/D区124的水平宽度W124A的比率 大于上述上限，则S/D区124可能不会提供足够的应变来增强FET 101的 迁移率。
S/D区124可还包括形成在第一层124A上方的第二层124B。第二层 124B可由诸如SiGe的化合物半导体制成。在一些实施例中，沟道层108CH、 第一层124A和第二层124B可由SiGe制成，其中，第二层124B可具有大 于沟道层108CH的锗原子浓度，并且第一层124A提供足够的应变以增强 FET 101的沟道迁移率。例如，第二层124B可由锗原子浓度为约50％至约 55％的SiGe制成。第二层124B可掺杂有p型掺杂剂，诸如硼、铟、铝、 镓、锌、铍和镁。第二层124B可掺杂有比第一层124A具有更高掺杂浓度 的掺杂剂，以为FET 101提供低接触电阻。例如，第二层124B可掺杂有p 型掺杂剂，该p型掺杂剂的掺杂浓度大于或基本等于约5×1020/cm3，诸如 约5×1020/cm3至约1×1021/cm3，以为FET 101提供低的接触电阻。
S/D区124可还包括形成在第二层124B上方的覆盖层124C。在一些 实施例中，覆盖层124C可形成在第一层124A上方并与其接触。在一些实 施例中，覆盖层124C的顶面可以是S/D区124的顶面。在一些实施例中， 覆盖层124C的顶面可包括(111)或(100)晶面。覆盖层124C可由诸如 SiGe的化合物半导体制成。在一些实施例中，第二层124B和覆盖层124C 可由SiGe制成，其中，覆盖层124C可具有小于或基本等于第二层124B 的锗原子浓度，以提供足够的硅原子来形成硅化物层152。例如，覆盖层 124C可由锗原子浓度为约15％至约25％的SiGe制成。覆盖层124C可掺杂 有p型掺杂剂，诸如硼、铟、铝、镓、锌、铍和镁。可用任何合适的掺杂 浓度掺杂覆盖层124C，以为FET 101提供低的接触电阻。在一些实施例中， 覆盖层124C可掺杂有掺杂浓度约5×1020/cm3至约2×1021/cm3的p型掺杂 剂，以为FET 101提供低的接触电阻。
参考图3，半导体器件100可还包括形成在FET 103的鳍结构108上 方(例如，形成在缓冲层108A上方)和栅极结构110的相对侧(例如，沿 着x方向)上方的S/D区126。S/D区126可由诸如元素半导体材料(例如， Si或Ge)的半导体材料制成。在一些实施例中，FET103可以是NFET， 其中，S/D区126可掺杂有n型掺杂剂(例如，磷、砷、硫或硒)，以为 FET 103提供电子载流子。在一些实施例中，FET 103可以是NFET，其中， S/D区126可由外延生长的半导体材料的n型层堆叠件制成，该n型层堆 叠件将电子提供给FET 101的沟道区。
在一些实施例中，S/D区126可包括形成在鳍结构108上方的第一层 126A。第一层126A可由向FET 103的沟道区提供电子的n型半导体材料 (例如，掺杂有n型掺杂剂，诸如磷、砷、硫和硒)制成。在一些实施例 中，第一层126A可由晶格常数小于或基本等于FET 103的沟道区的晶格 常数的半导体材料制成，使得第一层126A可在FET 103的沟道区中引起拉伸应变以达到提高FET 103的电子迁移率。例如，FET 103的沟道区和 第一层126A可由硅制成。在一些实施例中，FET 103的沟道区可由硅制成， 并且第一层126A可由不含锗或不含硅锗的半导体材料制成(例如，第一层 126A不包含锗和/或硅锗)，以避免在FET 103的沟道区中引起压应力并 降低FET 103的电子迁移率。
在一些实施例中，S/D区126可还包括形成在第一层126A上方并其接 触的第二层126B。第二层126B可以是向FET 103的沟道区提供电子的n 型半导体材料(例如，掺杂有n型掺杂剂，诸如磷、砷、硫和硒)。此外， 第二层126B可通过向FET 103的沟道区提供高激活的载流子(例如，高电 子浓度)来减小FET 101的接触电阻。在一些实施例中，第二层126B可由晶格常数小于或基本等于FET 103的沟道区的晶格常数的半导体材料制 成，使得第二层126B可在FET 103的沟道区中引起拉伸应变以达到提高 FET 103的电子迁移率。例如，FET103的沟道区和第二层126B可由硅制 成。在一些实施例中，FET 103的沟道区可由硅制成，并且第二层126B可 由不含锗或不含硅锗的半导体材料制成(例如，第二层126B不包含锗和/ 或硅锗)，以避免在FET 103的沟道区中引起压应力并降低FET 103的电 子迁移率。
半导体器件100可还包括形成在栅极结构110和ILD层130上方的绝 缘材料层148。绝缘材料层148可将栅极结构110和S/D区124与形成在 FET 101和103上方的互连结构(图1至图5未示出)电气隔离。绝缘材 料层148可由任何合适的绝缘材料制成，诸如氧化硅、氮化硅和金属氧化 物。此外，绝缘材料层148可由任何合适的厚度制成，诸如约10nm至约400nm，该厚度可在互连结构(图1至图5未示出)和FET 101/103之间 提供足够的电绝缘。其他绝缘材料和绝缘材料层148的厚度处于本发明的 范围和精神内。
半导体器件100可还包括突出至S/D区124中的硅化物层152。硅化 物层152可包括金属硅化物材料，以在导电材料层154(下面讨论)与S/D 区124之间提供低电阻界面。例如，硅化物层152可形成在S/D区124的 顶面上方并与之接触，以在导电材料层154和S/D区124之间提供低电阻 界面。在一些实施例中，硅化物层152可形成为突出至覆盖层124C中。在一些实施例中，可穿过覆盖层124C并与第二层124B接触而形成硅化物层 152。用于硅化物层152的金属硅化物材料可包括钛、钴、镍、铂、钯、钨、 钼、钽、钒、铬、硅或锗。其他材料硅化物层152处于本发明的范围和精 神内。
半导体器件100可还包括形成在硅化物层152上方的导电材料层154。 导电材料层154可具有横向宽度，诸如约5nm至约40nm，以满足由技术 节点确定的鳍间距要求。导电材料层154可包括在硅化物层152与形成在 FET 101/103上方的互连结构(图1至图5未示出)之间提供低电阻的任何 合适的导电材料。例如，导电材料层154可包括金属材料，诸如铜、钨、 铝和钴。在一些实施例中，导电材料层154可还包括可用作扩散阻挡层、 粘合促进层或成核层的导电材料的堆叠件(图1至图5未示出)，诸如导 电氮化物材料(例如，氮化钛或氮化钽)，以将上述金属材料嵌入绝缘材 料层148中。用于导电材料层154的其他材料处于本发明的范围和精神内。
图6是根据一些实施例的用于制造半导体器件100的方法600的流程 图。出于说明性目的，将参考用于制造如图7至图15所示的半导体器件 100的示例性制造工艺来描述图6所示的操作。图7示出根据一些实施例 的处于半导体器件100的制造的各个阶段的等距视图。图8至图15示出根 据一些实施例的在其制造的各个阶段的沿着图7的结构的线B-B的截面图。 根据特定应用，可按照不同的顺序执行操作，也可不执行操作。方法600 可能无法生产出完整的半导体器件100。因此，应当理解，可在方法600 之前、期间和/或之后提供附加工艺，并且本文可简要地描述一些其他工艺。 另外，除非另有说明，否则对图1至图15中具有相同注释的元件的讨论适 用于彼此。
参考图6，在操作605中，在衬底上方形成鳍结构。例如，如图7所 示，可在衬底102上方形成具有缓冲层108A和沟道层108CH的鳍结构108。 在一些实施例中，在执行方法600之后，图7的鳍结构108可以是FET 101 的鳍结构108(例如，PFET的鳍结构108)。形成鳍结构108的工艺可包 括：(i)提供衬底102；(ii)使用合适的外延生长工艺来在衬底102上方 以厚度H108CH外延生长沟道层108CH；以及(iii)穿过蚀刻图案化的掩模 层(图7未示出)蚀刻沟道层108CH和衬底102以使用蚀刻工艺来限定缓 冲层108A。在一些实施例中，沟道层108CH可选择性地生长在衬底102 的指定用于放置FET 101的一部分上方，其中，衬底102的另一部分(图 7未示出)可被指定为不含沟道层108CH的FET 103。在一些实施例中， 形成鳍结构108的工艺可还包括：(i)使用合适的外延生长工艺来在衬底 102与沟道层108CH之间外延生长缓冲层108A；以及(ii)蚀刻沟道层108CH 和生长的缓冲层108A以使用蚀刻工艺来限定鳍结构108。
用于生长沟道层108CH的外延生长工艺可包括化学气相沉积(CVD) 工艺、低压CVD(LPCVD)工艺、快速热CVD(RTCVD)工艺、金属有 机CVD(MOCVD)工艺、原子层CVD(ALCVD)工艺、超高真空CVD (UHVCVD)工艺、减压CVD(RPCVD)工艺、原子层沉积(ALD)工 艺、分子束外延(MBE)工艺、循环沉积蚀刻(CDE))工艺或选择性外 延生长(SEG)工艺。用于蚀刻沟道层108CH、衬底102和/或缓冲层108A 的蚀刻工艺可包括干蚀刻工艺或湿蚀刻工艺。在一些实施例中，干蚀刻工 艺可包括使用任何合适的蚀刻剂，诸如含氧气体、含氟气体、含氯气体和含溴气体，并且湿蚀刻工艺可包括在任何合适的湿蚀刻剂中进行蚀刻，诸 如稀氢氟酸、氢氧化钾溶液、氨水和硝酸。用于形成鳍结构108的其他外 延生长工艺和蚀刻工艺处于本发明的精神和范围内。
参考图6，在操作610中，在鳍结构中形成凹槽结构。例如，参考图8 至图10，可在鳍结构108中形成凹槽结构1036(图10中示出)。凹槽结 构1036可形成在鳍结构108的指定用于FET 101的部分中。形成凹槽结构 1036的工艺可包括：(i)使用诸如CVD工艺、物理气相沉积(PVD)工 艺和ALD工艺的合适的沉积工艺来在图7的结构上方毯覆沉积氧化物层和 多晶硅层，以及(ii)使用蚀刻工艺来穿过图案化的掩模层(图8未示出) 蚀刻沉积的多晶硅层和沉积的氧化物层以限定多晶硅层812(图8示出) 和氧化物层806(图8示出)。在一些实施例中，用于限定氧化物层806 的蚀刻工艺可进一步蚀刻沟道层108CH的顶部部分，从而在沟道层108CH 的顶面处产生深度为d114(稍后在方法600之后变为图2的分离d114)的缩 进部分(例如，如图8的凹槽结构836所示)。
形成凹槽结构1036的工艺可还包括：(i)使用合适的沉积工艺和蚀 刻工艺来在多晶硅层812的侧壁上方形成厚度为t114的栅极间隔件114(图 9所示)；以及(ii)使用刻蚀工艺来穿过多晶硅层812和栅极间隔件114 蚀刻沟道层108CH以限定凹槽结构1036(图10所示)。所得凹槽结构1036 可在x方向上暴露沟道层108CH的两个相对的侧表面(图10未示出)。 凹槽结构1036在x方向上的两个相对侧表面可朝向相邻的FET 101的沟道 区(例如，多晶硅层812下方的沟道层108CH的部分)延伸。因此，可通 过小于栅极间隔件114的厚度t114的间隔S114将凹槽结构1036的侧面的顶 点与相邻的FET 101的沟道区横向地分离。此外，所得凹槽结构1036可以 深度H124(例如，稍后变成图2的S/D区124的竖直尺寸H124)突出至沟 道层108CH中。如先前在图2中所讨论，由于深度H124可小于沟道层108CH 的厚度H108CH，以避免在FET 101的沟道区中降低应变，因此凹槽结构1036 的底面1036T可在沟道层108CH的底面上方。在一些实施例中，深度H124与沟道层108CH的厚度H108CH的比率可以是约0.8至约0.95。如果深度H124与沟道层108CH的厚度H108CH的比率小于上述下限，则S/D区124可能没 有足够的体积来减小FET 101的电阻，从而降低FET 101的速度。如果深 度H124与沟道层108CH的厚度H108CH的比率大于上述上限，则S/D区124 可能不会在FET 101的沟道区中引起足够的应变，从而不能满足FET 101 的高迁移率要求。在一些实施例中，可在图10的凹槽结构1036上执行操 作615-625(下面讨论)，以产生图2或4的S/D区124。
参考图11，在一些实施例中，操作610可还包括通过蚀刻工艺将图10 的凹槽结构1036延伸穿过沟道层108CH，以形成凹槽结构1136来暴露缓 冲层108A。凹槽结构1136可以穿透深度t124突出至沟道层108A中。在一 些实施例中，凹槽结构1136的深度H124(如图11所示；稍后成为图5的 S/D区124的竖直尺寸H124)可基本等于沟道层108CH的厚度H108CH。在 一些实施例中，可在图11的凹槽结构1136上执行操作615-625(下面讨论)， 以产生图5的S/D区124。
参考图6，在操作615中，在凹槽结构中形成S/D外延区。例如，如 图12所示，可在图10的凹槽结构1036或图11的凹槽结构1136中形成 S/D区124。形成S/D区124的工艺可包括：(i)通过外延生长工艺外延 生长在凹槽结构1036或凹槽结构1136中厚度基本等于水平尺寸W124A的 第一层124A；(ii)通过外延生长工艺在第一层124A上方外延生长第二 层124B；以及(iii)以竖直尺寸d124在第二层124B上方和沟道层108CH 上方外延生长覆盖层124C。
用于形成S/D区124的外延生长工艺可包括：(i)CVD工艺，诸如LPCVD工艺、RTCVD工艺、MOCVD工艺、ALCVD工艺、UHVCVD工 艺和RPCVD工艺；(ii)MBE工艺；(iii)外延沉积/部分蚀刻工艺，诸 如CDE工艺；或(iv)SEG工艺。可使用与第一层124A、第二层124B和 覆盖层124C的半导体材料相关联的合适的处理气体来执行外延工艺。例 如，第一层124A、第二层124B和覆盖层124C中的每个可包括SiGe，其 中，处理气体可包括硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(DCS)、 锗烷(GeH4)、氢(H2)和氮气(N2)。形成S/D区124的工艺可还包括使用诸如乙硼烷(B2H6)、二氟化硼、(BF2)和三氟化硼(BF3)的合适 的掺杂剂前体气体来在外延生长工艺期间用掺杂剂掺杂第一层124、第二 层124B和覆盖层124C中的每个。
在一些实施例中，操作615可还包括通过外延生长工艺生长用于FET 103的S/D区126(例如，生长第一层126A和第二层126B)(如图3所示)。 用于生长S/D区126的外延生长工艺可类似于用于诸如SiH4、Si2H6、DCS、 H2和N2的合适处理气体的用于S/D区124的外延生长工艺。用于生长S/D 区126的外延工艺可还包括在外延生长工艺期间使用诸如砷化氢(AsH3) 和磷化氢(PH3)的合适的掺杂剂前体气体来用掺杂剂掺杂第一层126A和 第二层124B中的每个。
参考图6，在操作620中，在鳍结构上方并与S/D外延区相邻地形成 金属栅极结构。例如，参考图13和图14，可在鳍结构108上方并与S/D 区124相邻地形成金属栅极结构110。形成栅极结构110的工艺可包括： (i)使用诸如PVD工艺和CVD工艺的合适的沉积工艺，以及诸如化学机 械抛光(CMP)工艺的抛光工艺来在第二层124B上方形成ILD层130(如 图13所示)；(ii)使用蚀刻工艺来除去多晶硅层812和氧化物层806以 形成凹槽结构(图13未示出)以暴露鳍结构108；以及(iii)使用诸如ALD、 CVD和PVD的适当沉积工艺以及CMP工艺用栅极介电层和栅电极填充凹 槽结构，以限定图14的金属栅极结构110。基于本文的公开内容，用于形 成栅极结构110的其他工艺处于本发明的精神和范围内。
参考图6，在操作625中，在S/D外延区上方形成S/D金属接触。例 如，参考图2和图15，可在S/D区124上方形成硅化物层152和导电材料 层150。形成硅化物层152和导电材料层150的工艺可包括：(i)通过诸 如CVD工艺、PVD工艺和ALD工艺的沉积工艺在ILD层130上毯覆沉积 绝缘材料148；(ii)通过光刻工艺和蚀刻工艺形成穿过绝缘材料层148和 ILD层130的凹槽结构1536(图15所示)；(iii)在凹槽结构1536中形 成硅化物层152(图2所示)；以及(iv)使用合适的沉积工艺(例如，CVD 工艺、ALD工艺、PVD工艺和电子束蒸发工艺)和抛光工艺(例如，CMP 工艺)在硅化物层152上方形成导电材料154的层(图2所示)。基于本 文的公开内容，用于形成硅化物层152和导电材料层150的其他工艺处于 本发明的精神和范围内。
本发明提供晶体管S/D结构及其形成方法的实施例。晶体管可以是具 有p型S/D结构的PFET。用于形成晶体管的方法可包括在诸如Si衬底的 衬底上方外延生长诸如SiGe层的高迁移率材料层(“沟道层”)。该方法 可还包括蚀刻沟道层的顶部部分以形成凹槽结构来暴露沟道层的底部部 分。即，凹槽结构的深度可小于或基本等于沟道层的厚度。该方法可还包 括在凹槽结构中外延生长S/D结构。因此，所得S/D结构的底面可在沟道 层的底面之上或与其共面。该方法可还包括形成与S/D结构相邻的金属栅 极结构，以限定晶体管的沟道区。通过避免S/D结构穿透沟道层，可保持 在晶体管沟道区中引发的应变。S/D结构的优点之一是为具有高迁移率沟 道层(例如，SiGe沟道层)的晶体管提供足够的应变，从而提高晶体管的 性能。
在一些实施例中，一种方法可包括在衬底上方形成鳍结构。所述鳍结 构可包括沟道层和所述沟道层与所述衬底之间的缓冲层。所述方法可还包 括在所述沟道层中形成凹槽结构。所述凹槽结构可包括所述缓冲层上方的 底面。所述方法可还包括在所述凹槽结构的所述底面上方形成第一外延层。 所述第一外延层可包括第一锗原子浓度。所述方法可还包括所述第一外延 层上方形成第二外延层。所述第二外延层可包括大于所述第一锗原子浓度 的第二锗原子浓度。
在一些实施例中，形成所述鳍结构包括：在所述缓冲层上方将所述沟 道层外延生长为具有沟道厚度，其中，所述沟道厚度与所述鳍结构的高度 的比率为约0.1至约0.5。在一些实施例中，外延生长所述沟道层包括以小 于所述第二锗原子浓度的第三锗原子浓度外延生长含锗材料。在一些实施 例中，所述缓冲层与所述衬底包括相同的材料。在一些实施例中，形成所 述凹槽结构包括：将所述沟道层蚀刻为具有蚀刻深度以限定所述凹槽结构的所述底面，其中，所述蚀刻深度与所述沟道层的厚度的比率为约0.8至 约0.95。在一些实施例中，形成所述凹槽结构包括：蚀刻所述沟道层的第 一部分以限定所述凹槽结构的所述底面，其中，所述沟道层的第二部分的 厚度与所述沟道层的另一厚度的比率为约0.05至约0.2。在一些实施例中， 形成所述鳍结构包括：在所述沟道层上方外延生长另一沟道层，其中，形 成所述凹槽结构包括：穿过所述另一沟道层形成所述凹槽结构，并且其中， 所述凹槽结构的所述底面处于所述沟道层的底面之上。
在一些实施例中，一种方法可包括在衬底上方形成鳍结构。所述鳍结 构可包括沟道层，所述沟道层的顶面被暴露并由与所述衬底不同的材料制 成。所述方法可还包括：在所述沟道层的所述顶面上方形成栅极结构，并 在所述沟道层的第一部分和所述沟道层的第二部分上方形成凹槽结构所述 凹槽结构可与所述栅极结构相邻。所述方法可还包括在所述凹槽结构中形 成源极/漏极外延层。
在一些实施例中，形成所述鳍结构包括：以第一锗原子浓度外延生长 沟道层，并且其中，形成所述S/D外延层包括：以大于或等于所述第一锗 浓度的第二锗原子浓度外延生长所述S/D外延层。在一些实施例中，形成 所述鳍结构包括：分别以第一锗原子浓度和第二锗原子浓度外延生长所述 沟道层的所述第一部分和第二部分，并且其中，所述第一锗原子浓度小于 所述第二锗原子浓度。在一些实施例中，形成所述鳍结构包括：将所述沟 道层外延生长为具有沟道厚度；其中，形成所述凹槽结构包括将所述沟道 层蚀刻为具有蚀刻深度，并且所述蚀刻深度与所述沟道厚度的比率为约至 约0.8至约0.95。在一些实施例中，形成所述鳍结构包括：在所述衬底与 所述沟道层之间形成缓冲层，并且其中，所述缓冲层与所述衬底包括相同 的材料。在一些实施例中，形成所述栅极结构包括：在所述鳍结构的顶面 上方形成多晶硅栅极结构；形成与所述多晶硅栅极结构相邻的另一凹槽结 构，并且所述另一凹槽结构突出至所述鳍结构的顶面的缩进部分中；以及 在所述多晶硅栅极结构上方和所述鳍结构的所述顶面的所述缩进部分上方 形成间隔件。在一些实施例中，该方法还包括，使所述凹槽结构延伸穿过 所述沟道层的所述第二部分，其中，延伸的凹槽结构的深度基本等于所述 沟道层的厚度，并且其中，形成所述源极/漏极外延层包括在所述延伸的凹 槽结构中外延生长源极/漏极外延层。
在一些实施例中，所述半导体结构可包括衬底和所述衬底上方的鳍结 构。所述鳍结构可包括沟道层和所述沟道层与所述衬底之间的缓冲层。所 述沟道层与所述缓冲层可包括不同锗原子浓度。所述半导体结构可还包括 所述鳍结构的第一部分上方的栅极结构和形成在所述鳍结构的第二部分上 方的源极/漏极(S/D)区。所述鳍结构的所述第一部分的沟道层的第一厚 度可大于所述鳍结构的所述第二部分的第二厚度。
在一些实施例中，所述第二厚度与所述第一厚度的比率为约0.05至约 0.2。在一些实施例中，所述源极/漏极区与所述鳍结构的所述第二部分的所 述缓冲层之间的间隔为约0.05至约0.2。在一些实施例中，所述沟道区包 括第一锗原子浓度，并且其中，所述缓冲层包括小于所述第一锗原子浓度 的第二锗原子浓度。在一些实施例中，所述沟道层的顶部部分与底部部分 包括彼此不同的锗原子浓度。在一些实施例中，半导体结构还包括，栅极间隔件，所述栅极间隔件形成为与所述栅极结构相邻并形成在所述鳍结构 的第三部分上方，其中，所述鳍结构的所述第三部分的顶面低于所述鳍结 构的所述第一部分的另一顶面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作 为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现 相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构 造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情 况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上方形成鳍结构，其中，所述鳍结构包括沟道层和所述沟道层与所述衬底之间的缓冲层；
在所述沟道层中形成凹槽结构，其中，所述凹槽结构包括位于所述缓冲层上方的底面；
在所述凹槽结构的所述底面上方形成第一外延层，其中，所述第一外延层包括第一锗原子浓度；以及
在所述第一外延层上方形成第二外延层，其中，所述第二外延层包括比所述第一锗原子浓度大的第二锗原子浓度。
2.根据权利要求1所述的方法，其中，形成所述鳍结构包括：在所述缓冲层上方将所述沟道层外延生长为具有沟道厚度，其中，所述沟道厚度与所述鳍结构的高度的比率为约0.1至约0.5。
3.根据权利要求2所述的方法，其中，外延生长所述沟道层包括以小于所述第二锗原子浓度的第三锗原子浓度外延生长含锗材料。
4.根据权利要求3所述的方法，其中，所述缓冲层与所述衬底包括相同的材料。
5.根据权利要求1所述的方法，其中，形成所述凹槽结构包括：将所述沟道层蚀刻为具有蚀刻深度以限定所述凹槽结构的所述底面，其中，所述蚀刻深度与所述沟道层的厚度的比率为约0.8至约0.95。
6.根据权利要求1所述的方法，其中形成所述凹槽结构包括：蚀刻所述沟道层的第一部分以限定所述凹槽结构的所述底面，其中，所述沟道层的第二部分的厚度与所述沟道层的另一厚度的比率为约0.05至约0.2。
7.根据权利要求1所述的方法，其中，形成所述鳍结构包括：在所述沟道层上方外延生长另一沟道层，其中，形成所述凹槽结构包括：穿过所述另一沟道层形成所述凹槽结构，并且其中，所述凹槽结构的所述底面处于所述沟道层的底面之上。
8.一种形成半导体结构的方法，包括：
在衬底上方形成鳍结构，其中，所述鳍结构包括沟道层，所述沟道层的顶面被暴露并由与所述衬底不同的材料制成；
在所述沟道层的所述顶面上方形成栅极结构；
在所述沟道层的第一部分中和所述沟道层的第二部分上方形成凹槽结构，其中，所述凹槽结构与所述栅极结构相邻；以及
在所述凹槽结构中形成源极/漏极(S/D)外延层。
9.根据权利要求8所述的方法，其中，形成所述鳍结构包括：以第一锗原子浓度外延生长沟道层，并且其中，形成所述S/D外延层包括：以大于或等于所述第一锗浓度的第二锗原子浓度外延生长所述S/D外延层。
10.一种半导体结构，包括：
衬底；
鳍结构，在所述衬底上方，其中，所述鳍结构包括沟道层和位于所述沟道层与所述衬底之间的缓冲层，并且其中，所述沟道层与所述缓冲层包括不同的锗原子浓度；
栅极结构，在所述鳍结构的第一部分上方；以及
源极/漏极(S/D)区，形成在所述鳍结构的第二部分上方，其中，所述鳍结构的所述第一部分的所述沟道层的第一厚度大于所述鳍结构的所述第二部分的第二厚度。
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