CN113659443A - 一种vcsel阵列芯片及其制备方法 - Google Patents

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Abstract

本发明公开了一种VCSEL阵列芯片及其制备方法，该VCSEL阵列芯片包括：多个VCSEL元件，多个VCSEL元件的发光点孔径不完全相同。本发明实施例提供的VCSEL阵列芯片及其制备方法，通过使得多个VCSEL元件的发光点孔径不完全相同，即通过采用调节每个VCSEL元件出光孔径的方式调节VCSEL元件的电阻，由此可以实现VCSEL阵列芯片中注入电流的均匀性，从而使得该VCSEL阵列芯片实现阵列发光的均匀性。

Description

一种VCSEL阵列芯片及其制备方法
技术领域
本发明涉及半导体激光器技术领域，具体涉及一种VCSEL阵列芯片及其制备方法。
背景技术
垂直腔面发射激光器(Vertical Cavity Surface Emitting Laser，VCSEL)是有发展前景的新型光电器件，也是光通信中革命性的光发射器件，其具有光束质量好，阈值电流低，易于二维列阵集成和制造成本低廉等优点，近年来，随着VCSEL在3D人年识别、激光雷达等方面的大规模应用，VCSEL受到人们越来越多的关注。
然而，VCSEL阵列的近场发光均匀性受到器件热不均匀性及电注入不均匀性影响，导致大多数常规VCSEL阵列不能实现其近场发光均匀性。为了提升VCSEL阵列的发光均匀性，目前已经采用了多种方法，如微调外延结构(以降低热敏性)和加厚金属层(以除去过量的热)来进行缓解。但是这些方法无法得到较好的效果，同时实现较为困难，且成本较高。
发明内容
有鉴于此，本发明实施例提供一种VCSEL阵列芯片及其制备方法，以解决现有技术中常规VCSEL阵列不能实现其近场发光均匀性的技术问题。
本发明实施例提供的技术方案如下：
本发明实施例第一方面提供一种VCSEL阵列芯片，包括：多个VCSEL元件，多个VCSEL元件的发光点孔径不完全相同。
结合本发明实施例第一方面，在第一方面第一实施方式中，多个VCSEL元件为规则阵列排布或不规则阵列排布，中间区域的VCSEL元件的发光点孔径大于边缘区域的VCSEL元件的发光点孔径。
结合本发明实施例第一方面，在第一方面第二实施方式中，所述发光点孔径为8μm至100μm。
结合本发明实施例第一方面，在第一方面第三实施方式中，多个VCSEL元件之间的中心间隔距离相同，所述中心间隔距离为两个VCSEL元件的中心的距离。
结合本发明实施例第一方面，在第一方面第四实施方式中，每个VCSEL元件包括：由下而上层叠设置的N面电极层、衬底层、外延层以及P面电极层，所述外延层中设置有氧化层构成的出光孔径，所述P面电极为环状金属电极，所述出光孔径和所述环状金属电极的内径构成所述VCSEL元件的发光点孔径。
结合本发明实施例第一方面第四实施方式，在第一方面第五实施方式中，所述外延层包括：由下而上层叠设置的下布拉格反射境层、有源层和上布拉格反射境层，所述氧化层形成在所述有源层和上布拉格反射境层之间。
结合本发明实施例第一方面第四实施方式，在第一方面第六实施方式中，所述VCSEL元件还包括：介质层，所述介质层设置在所述外延层远离所述衬底层的表面。
本发明实施例第二方面提供一种VCSEL阵列芯片的制备方法，包括：形成发光点孔径不完全相同的多个VCSEL元件。
结合本发明实施例第二方面，在第二方面第一实施方式中，形成发光点孔径不完全相同的多个VCSEL元件，包括：在衬底层的第一表面依次生长形成下布拉格反射境层、有源层、上布拉格反射境层；在所述上布拉格反射镜层远离所述有源层的表面形成内径不完全相同的金属环；沉积氮化硅，采用光刻和刻蚀工艺形成氮化硅掩膜层；采用刻蚀工艺形成VCSEL台面；采用湿法氧化工艺在所述有源层和所述上布拉格反射镜层之间形成氧化层，所述氧化层构成的出光孔径和所述金属环的内径构成所述VCSEL元件的发光点孔径；采用光刻和刻蚀工艺露出所述金属环；采用蒸发和剥离工艺形成P面电极层；在所述衬底层和第一表面相对的第二表面形成N面电极层。
结合本发明实施例第二方面第一实施方式，在第二方面第二实施方式中，采用光刻和刻蚀工艺露出所述金属环之前，还包括：沉积氮化硅形成钝化层；采用蒸发和剥离工艺形成P面电极层之后，还包括：沉积介质层，采用光刻和刻蚀工艺露出所述金属环。
本发明技术方案，具有如下优点：
本发明实施例提供的VCSEL阵列芯片及其制备方法，通过使得多个VCSEL元件的发光点孔径不完全相同，即通过采用调节每个VCSEL元件出光孔径的方式调节VCSEL元件的电阻，由此可以实现VCSEL阵列芯片中注入电流的均匀性，从而使得该VCSEL阵列芯片实现阵列发光的均匀性。
本发明实施例提供的VCSEL阵列芯片及其制备方法，通过设置的钝化层和介质层，有助于提高器件的稳定性和可靠性：有利于控制器件的漏电流和产生稳定栅氧化物，有效地防止器件性能退化；减弱环境对器件表面的影响，如防潮和避免划伤。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中VCSEL阵列芯片的结构示意图；
图2为本发明另一实施例中VCSEL阵列芯片的结构示意图；
图3为本发明实施例中VCSEL阵列芯片的制备方法的流程图；
图4为本发明另一实施例中VCSEL阵列芯片的制备方法的流程图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明实施例提供一种VCSEL阵列芯片，如图1所示，该芯片包括：多个VCSEL元件1，多个VCSEL元件1的发光点孔径不完全相同。其中，发光点孔径可以基于阵列结构具体设置。
具体地，目前在形成VCSEL阵列芯片时，通常是将多个发光点孔径大小相同的VCSEL元件阵列排布。但是采用这种方式形成的VCSEL阵列芯片，由于电极结构分布会导致阵列的电流注入存在不均匀性，从而使得阵列芯片中电阻也呈现不均匀性，最终无法实现VCSEL阵列芯片近场发光的均匀性。
本发明实施例提供的VCSEL阵列芯片，通过使得多个VCSEL元件的发光点孔径不完全相同，即通过采用调节每个VCSEL元件出光孔径的方式调节VCSEL元件的电阻，由此可以实现VCSEL阵列芯片中注入电流的均匀性，从而使得该VCSEL阵列芯片实现阵列发光的均匀性。
在一实施方式中，多个VCSEL元件规则阵列排布或不规则阵列排布，中间区域的VCSEL元件的发光点孔径大于边缘区域的VCSEL元件的发光点孔径。具体地，当VCSEL阵列芯片中采用的电极为环状电极时，环状电极的电场在激光器台面结构内分布不均匀，环状电极周围电场强度比较强，而远离电极的中心区域电场强度比较弱，导致中间区域注入电流小于边缘区域的注入电流，即中间区域电阻大于边缘区域的电阻。因此，可以设置VCSEL阵列芯片中中间区域的VCSEL元件的发光点孔径大于边缘区域的VCSEL元件的发光点孔径，即减小中间区域的电阻，增大边缘区域的电阻，使二者趋于平衡，从而实现VCSEL阵列芯片近场发光的均匀性。
其中，发光点孔径为8μm至100μm。在具体设置每个VCSEL元件的发光点孔径时，可以按照从边缘区域到中间区域VCSEL元件的发光点孔径逐渐增大的规律设置VCSEL元件。例如，最边缘一圈发光点孔径为8um，靠近边缘的第二圈发光点孔径为20um，再往内一圈发光点孔径为40um，以此类推，如60um、80um、100um等，越靠近中间区域发光点孔径越大。此外，也可以按照电极的实际结构，对发光点孔径的大小进行设置，实现VCSEL阵列芯片近场发光的均匀性。
在一实施方式中，多个VCSEL元件之间的中心间隔距离相同，中心间隔距离为两个VCSEL元件的中心的距离。具体地，在确定多个VCSEL元件的发光点孔径后，多个VCSEL元件之间的中心间隔距离可以设置为相等。即每一个VCSEL元件的中心到其他VCSEL元件的中心距离相同。
在一实施方式中，如图2所示，每个VCSEL元件包括：由下而上层叠设置的N面电极层11、衬底层12、外延层以及P面电极层14，外延层中设置有氧化层13构成的出光孔径，P面电极为环状金属电极，出光孔径和环状金属电极的内径构成VCSEL元件的发光点孔径。其中，P面电极层材料可以是金属Ti、Pt、Au等。由于每个VCSEL元件发出的光是从环状金属电极的内径发出，由此可以设置环状金属电极的内径大于相应VCSEL元件的出光孔径，即环状金属电极不会影响VCSEL元件的出光。
在一实施方式中，如图2所示，外延层包括：由下而上层叠设置的下布拉格反射境层133、有源层132和上布拉格反射境层131，氧化层13形成在有源层132和上布拉格反射境层131之间。具体地，布拉格反射镜层中通过设置有多层外延层，即由高、低折射率材料形成的周期性结构。而在有源层和上布拉格反射镜层之间通常设置有一层过渡层，采用蚀刻技术暴露出过渡层。通过采用湿法氧化工艺将过渡层部分氧化形成氧化孔，即VCSEL的出光孔。
具体地，VCSEL阵列芯片中发光点孔径的大小由氧化层构成的出光孔径的大小决定。而氧化层是通过对多个VCSEL进行湿法氧化工艺得到，在实际生产过程中，VCSEL阵列芯片中每个VCSEL元件的氧化过程的时间都是相同的。为了形成不完全相同的发光点孔径，即不完全相同的出光孔径，在形成VCSEL阵列芯片可以使得每个VCSEL元件的直径不完全相同。经过相同时间的氧化过程，形成的氧化层的长度相同。而由于每个VCSEL元件的直径不完全相同，最终得到出光孔径不完全相同的VCSEL阵列芯片。
在一实施方式中，VCSEL元件还包括：介质层，介质层设置在外延层远离衬底层的表面。其中，介质层的材料可以是氧化铝，介质层的厚度可以在100nm至500nm。在VCSEL元件的外表面沉积介质层，能够防止VCSEL元件被腐蚀，保护VCSEL元件。此外，在形成介质层之前，还可以沉积钝化层，对外表面进行钝化。该钝化层可以选择氮化硅材料，也可以选择氧化硅材料。通过设置的钝化层和介质层，有助于提高器件的稳定性和可靠性：有利于控制器件的漏电流和产生稳定栅氧化物，有效地防止器件性能退化；减弱环境对器件表面的影响，如防潮和避免划伤。
本发明实施例还提供一种VCSEL阵列芯片的制备方法，该制备方法包括如下步骤：
步骤S101：形成发光点孔径不完全相同的多个VCSEL元件；具体地，形成的多个VCSEL元件可以是规则阵列排布，也可以是不规则阵列排布。目前在形成VCSEL阵列芯片时，通常是将多个发光点孔径大小相同的VCSEL元件阵列排布。但是采用这种方式形成的VCSEL阵列芯片，由于电极结构分布会导致阵列的电流注入存在不均匀性，从而使得阵列芯片中电阻也呈现不均匀性，最终无法实现VCSEL阵列芯片近场发光的均匀性。
本发明实施例提供的VCSEL阵列芯片的制备方法，通过使得多个VCSEL元件的发光点孔径不完全相同，即通过采用调节每个VCSEL元件出光孔径的方式调节VCSEL元件的电阻，由此可以实现VCSEL阵列芯片中注入电流的均匀性，从而使得该VCSEL阵列芯片实现阵列发光的均匀性。
在一实施方式中，如图3所示，形成发光点孔径不完全相同的多个VCSEL元件，包括如下步骤：
步骤S201：在衬底层的第一表面依次生长形成下布拉格反射境层、有源层、上布拉格反射境层；具体地，衬底层可以选择砷化镓衬底。在生长下布拉格反射境层、有源层、上布拉格反射境层时采用金属有机化学气相沉积工艺。对于下布拉格反射境层、有源层、上布拉格反射境层材料，可以采用目前常用的相关材料，本发明对此不做限制。此外，在生长上布拉格反射镜层之后，还可以生长cap层。
步骤S202：在上布拉格反射镜层远离有源层的表面形成内径不完全相同的金属环；具体地，金属环的材料可以Ti、Pt、Au等。在形成金属环时，可以按照预设设置的该VCSEL阵列芯片出光孔径，使得金属环的内径大于其对应的出光孔径。同时，金属环可以形成在预先设置的位置，由此使得最终形成的多个VCSEL元件之间的中心间隔距离相等。即每一个VCSEL元件的中心到其他VCSEL元件的中心距离相同。
在一实施方式中，采用蒸发和剥离工艺形成金属环。首先采用蒸镀的方式，在上布拉格反射镜层远离有源层的表面形成金属层，然后采用剥离工艺在预设位置形成预设结构的金属环。其中，剥离工艺是一种精细的半导体芯片制备工艺。将上述形成的结构经过涂覆光刻胶、曝光、显影后，以具有一定图形的光刻胶为掩模，带胶蒸发相应的金属层，然后在去除光光刻胶的同时，把胶膜上的金属一起剥离干净，在上布拉格反射镜层远离有源层的表面只剩下预设位置预设结构的金属环。
步骤S203：沉积氮化硅，采用光刻和刻蚀工艺形成氮化硅掩膜层；具体地，在形成金属环之后，可以在形成金属环之后的表面沉积氮化硅，然后采用光刻和刻蚀工艺形成氮化硅掩膜层。该掩膜层可以作为后续刻蚀工艺的掩膜图形。其中，可以根据预先设置的掩膜图形形成氮化硅掩膜层。该氮化硅掩膜层的厚度可以在100nm至1000nm之间。
步骤S204：采用刻蚀工艺形成VCSEL台面；具体地，在形成氮化硅掩膜层即掩膜图案之后，可以根据该掩膜图案采用刻蚀工艺形成VCSEL台面即多个分立的VCSEL结构，从而使得上布拉格反射镜层和有源层中间的过渡层露出。
步骤S205：采用湿法氧化工艺氧化过渡层形成氧化层，氧化层构成的出光孔径和金属环的内径构成VCSEL元件的发光点孔径；具体地，过渡层可以是高铝组分的过渡层，采用湿法氧化工艺将其进行湿法氧化时，可以利用水蒸汽从侧向氧化过渡层生成氧化铝，从而形成氧化层。其中，形成的氧化层作为高阻值限制区，用于进行电流限制和光学限制。
具体地，由于每个VCSEL元件发出的光是从环状金属电极的内径发出，由此可以设置环状金属电极的内径大于相应VCSEL元件的出光孔径，即环状金属电极不会影响VCSEL元件的出光。因此，VCSEL阵列芯片中发光点孔径的大小由氧化层构成的出光孔径的大小决定。
具体地，由于多个分立的VCSEL结构形成在同一衬底层上，VCSEL阵列芯片中每个VCSEL元件的氧化过程的时间都是相同的。为了形成不完全相同的发光点孔径，即不完全相同的出光孔径，在形成VCSEL阵列芯片可以使得每个VCSEL元件的直径不完全相同，即在刻蚀形成VCSEL台面时，可以使得每个分立的VCSEL结构的直径不完全相同。由此，经过相同时间的氧化过程，形成的氧化层的长度相同。而由于每个VCSEL元件的直径不完全相同，最终得到出光孔径不完全相同的VCSEL阵列芯片。
步骤S206：采用光刻和刻蚀工艺露出金属环；具体地，由于上述形成氮化硅掩膜层时，沉积的氮化硅覆盖了形成的金属环，影响了该VCSEL阵列芯片的电连接，由此，可以采用光刻和刻蚀工艺使得金属环露出。
步骤S207：采用蒸发和剥离工艺形成P面电极层；具体地，为了实现对该VCSEL阵列芯片的整体控制，可以通过蒸发和剥离工艺形成P型电极金属互联。例如，可以先采用热蒸镀的方式沉积一层金属层，该金属层可以和金属环选择相同的材质；之后采用剥离工艺形成P型电极金属互联即P面电极层，通过电连接该P面电极层可以实现对多个VCSEL元件即整个VCSEL阵列芯片的控制。
步骤S208：在衬底层和第一表面相对的第二表面形成N面电极层。具体地，在形成N面电极层时，可以先对衬底层的第二表面进行研磨、抛光，在研磨之前也可也根据实际需要对衬底层进行减薄，在抛光之后可以沉积N面金属材料形成N面电极层。
在一实施方式中，采用光刻和刻蚀工艺露出金属环之前，还包括：沉积氮化硅形成钝化层；采用蒸发和剥离工艺形成P面电极层之后，还包括：沉积介质层，采用光刻和刻蚀工艺露出金属环。具体地，通过设置的钝化层和介质层，有助于提高器件的稳定性和可靠性：有利于控制器件的漏电流和产生稳定栅氧化物，有效地防止器件性能退化；减弱环境对器件表面的影响，如防潮和避免划伤。
在一实施方式中，如图4所示，该VCSEL阵列芯片的制备方法可以按照如下流程实现：
步骤S301：通过金属有机化学气相沉积在衬底层的上表面依次生长下布拉格反射境层、有源层、上布拉格反射境层；
步骤S302：通过蒸发和剥离工艺在上布拉格反射境层上形成多个中心距离相同、孔径不完全相同的金属环；
步骤S303：沉积氮化硅，采用光刻和刻蚀工艺在晶圆上形成氮化硅掩膜层；
步骤S304：通过刻蚀工艺形成VCSEL台面，露出过渡层；
步骤S305：通过湿法氧化工艺形成氧化层，定义VCSEL的出光孔径；
步骤S306：沉积氮化硅对晶圆表面进行钝化，通过光刻和刻蚀工艺使金属环裸露；
步骤S307：通过蒸发和剥离工艺形成P型电极金属互联；
步骤S308：沉积介质层，通过光刻和刻蚀工艺使金属电极裸露；
步骤S309：对衬底层的下表面进行研磨、抛光，沉积N型电极金属。
本发明实施例提供的VCSEL阵列芯片的制备方法，通过改变每个VCSEL元件的发光点孔径，实现了VCSEL阵列近场均匀性优化，同时该制备方法简单，减少了制作的成本。
虽然关于示例实施例及其优点已经详细说明，但是本领域技术人员可以在不脱离本发明的精神和所附权利要求限定的保护范围的情况下对这些实施例进行各种变化、替换和修改，这样的修改和变型均落入由所附权利要求所限定的范围之内。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (10)

1.一种VCSEL阵列芯片，其特征在于，包括：多个VCSEL元件，多个VCSEL元件的发光点孔径不完全相同。
2.根据权利要求1所述的VCSEL阵列芯片，其特征在于，多个VCSEL元件为规则阵列排布或不规则阵列排布，中间区域的VCSEL元件的发光点孔径大于边缘区域的VCSEL元件的发光点孔径。
3.根据权利要求1所述的VCSEL阵列芯片，其特征在于，所述发光点孔径为8μm至100μm。
4.根据权利要求1所述的VCSEL阵列芯片，其特征在于，多个VCSEL元件之间的中心间隔距离相同，所述中心间隔距离为两个VCSEL元件的中心的距离。
5.根据权利要求1所述的VCSEL阵列芯片，其特征在于，每个VCSEL元件包括：由下而上层叠设置的N面电极层、衬底层、外延层以及P面电极层，所述外延层中设置有氧化层构成的出光孔径，所述P面电极层包括多个环状金属电极，所述出光孔径和所述环状金属电极的内径构成所述VCSEL元件的发光点孔径。
6.根据权利要求5所述的VCSEL阵列芯片，其特征在于，所述外延层包括：由下而上层叠设置的下布拉格反射境层、有源层和上布拉格反射境层，所述氧化层形成在所述有源层和上布拉格反射境层之间。
7.根据权利要求5所述的VCSEL阵列芯片，其特征在于，所述VCSEL元件还包括：介质层，所述介质层设置在所述外延层远离所述衬底层的表面。
8.一种VCSEL阵列芯片的制备方法，其特征在于，包括：
形成发光点孔径不完全相同的多个VCSEL元件。
9.根据权利要求8所述的VCSEL阵列芯片的制备方法，其特征在于，形成发光点孔径不完全相同的多个VCSEL元件，包括：
在衬底层的第一表面依次生长形成下布拉格反射境层、有源层、上布拉格反射境层；
在所述上布拉格反射镜层远离所述有源层的表面形成内径不完全相同的金属环；
沉积氮化硅，采用光刻和刻蚀工艺形成氮化硅掩膜层；
采用刻蚀工艺形成VCSEL台面；
采用湿法氧化工艺在所述有源层和所述上布拉格反射镜层之间形成氧化层，所述氧化层构成的出光孔径和所述金属环的内径构成所述VCSEL元件的发光点孔径；
采用光刻和刻蚀工艺露出所述金属环；
采用蒸发和剥离工艺形成P面电极层；
在所述衬底层和第一表面相对的第二表面形成N面电极层。
10.根据权利要求9所述的VCSEL阵列芯片的制备方法，其特征在于，
采用光刻和刻蚀工艺露出所述金属环之前，还包括：
沉积氮化硅形成钝化层；
采用蒸发和剥离工艺形成P面电极层之后，还包括：
沉积介质层，采用光刻和刻蚀工艺露出所述金属环。
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