CN113608386A - 一种双栅驱动的像素结构及显示面板 - Google Patents

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Abstract

本发明实施例提供了一种双栅驱动的像素结构及显示面板，像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，像素结构包括以下至少一种结构：第三像素、第五像素以及第八像素的电极与薄膜晶体管的源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等、第三像素、第五像素以及第八像素的电极与位于其下方的栅极线部分交叠、第四像素、第六像素以及第七像素的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离。可以通过上述结构中的至少一种减小甚至消除不同像素的电极之间电容差异，改善甚至解决摇头纹的问题。

Description

一种双栅驱动的像素结构及显示面板
技术领域
本发明涉及半导体技术领域，特别是涉及一种双栅驱动的像素结构及显示面板。
背景技术
随着半导体技术的提高，要求薄膜晶体管液晶显示器(Thin film transistorliquid crystal display，TFT-LCD)能够达到高性能以及降低成本，由于Z像素结构具备功耗低且充电边界优，不会产生因相反极性导致的摇头纹等特点，因此很多双栅(Dual Gate)产品都采用Z像素结构。
但是Z像素结构存在面内像素的侧向电容差异，造成不同像素电极之间存在电压差异，会使显示画面产生竖纹，该竖纹正负帧可抵消，即在用户静态正视显示画面时不会产生看到竖纹，但是当用户动态摆头观看显示画面时，则会看到竖纹，称为摇头纹。因此，需要一种能够解决摇头纹问题的像素结构。
发明内容
本发明实施例的目的在于提供一种双栅驱动的像素结构及显示面板，用以解决摇头纹的问题。具体技术方案如下：
第一方面，本发明实施例提供了一种双栅驱动的像素结构，所述像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：
所述四条栅极线平行设置，所述四条数据线垂直于所述栅极线设置，限定出排列为两行的所述六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管；
所述两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线；
所述第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管；
所述像素结构包括以下至少一种结构：所述第三像素、所述第五像素以及所述第八像素的电极与薄膜晶体管的源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等；
所述第三像素、所述第五像素以及所述第八像素的电极与位于其下方的栅极线部分交叠；
所述第四像素、所述第六像素以及所述第七像素的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离，其中，所述目标像素为电极与栅极线不存在交叠的像素。
可选的，所述第三像素的电极、所述第五像素的电极以及所述第八像素的电极与位于其下方的栅极线交叠部分的电容为第一预设电容；
其中，所述第一预设电容为所述第二像素的电极与栅极线之间的电容与第一目标电容的差值，所述第一目标电容为未与栅极线交叠状态下的第三像素的电极与栅极线之间的电容。
可选的，所述第四像素的电极、所述第六像素的电极以及所述第七像素的电极与位于其下方的栅极线之间的距离使得所述第四像素的电极、所述第六像素的电极以及所述第七像素的电极与栅极线之间的电容为第二预设电容；
其中，所述第二预设电容为第二目标电容与所述第二像素的电极与栅极线之间的电容的差值，所述第二目标电容为与栅极线之间的距离与所述第二像素的电极与栅极线之间的距离相同的状态下的第四像素的电极与栅极线之间的电容。
可选的，所述第一像素至所述第十二像素的电极与其上方的栅极线之间的距离均相同。
第二方面，本发明实施例提供了一种双栅驱动的像素结构，所述像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：
所述四条栅极线平行设置，所述四条数据线垂直于所述栅极线设置，限定出排列为两行的所述六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管；
所述两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线；
所述第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管；
所述像素结构包括结构：所述第一像素至所述第十二像素的电极与薄膜晶体管的源级之间的连接线的长度均相等；和/或，
所述第一像素、所述第二像素、所述第三像素、所述第五像素、所述第八像素、所述第九像素、所述第十像素、所述第十一像素以及所述第十二像素的电极与其连接的薄膜晶体管所在的栅极线部分交叠。
可选的，所述第一像素、所述第二像素、所述第三像素、所述第五像素、所述第八像素、所述第九像素、所述第十像素、所述第十一像素以及所述第十二像素的电极与其连接的薄膜晶体管所在的栅极线交叠部分的电容为第三预设电容；
其中，所述第三预设电容为所述第四像素的电极与栅极线之间的电容与第三目标电容的差值，所述第三目标电容为未与栅极线交叠状态下的第一像素的电极与栅极线之间的电容。
可选的，所述第一像素至所述第十二像素的未与栅极线交叠一侧的电极与其临近的栅极线之间的距离均相同。
第三方面，本发明实施例提供了一种双栅驱动的显示面板，所述显示面板包括上述第一方面任一所述的像素结构。
第四方面，本发明实施例提供了一种双栅驱动的显示面板，所述显示面板包括上述第二方面任一所述的像素结构。
本发明实施例有益效果：
本发明实施例提供的像素结构中，包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：四条栅极线平行设置，四条数据线垂直于所述栅极线设置，限定出排列为两行的六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管，两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线，第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管，像素结构包括以下至少一种结构：第三像素、第五像素以及第八像素的电极与薄膜晶体管的源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等，第三像素、第五像素以及第八像素的电极与位于其下方的栅极线部分交叠，第四像素、第六像素以及第七像素的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离，其中，目标像素为电极与栅极线不存在交叠的像素。
由于像素结构中包括以上至少一种结构，所以可以通过连接线的长度、电极与栅极线部分交叠和/或电极与栅极线之间的距离来减小甚至消除不同像素的电极之间电容差异，从而减小甚至消除不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，改善因电压差所产生的竖纹，从而改善甚至解决摇头纹的问题。当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
图1为本发明实施例的目前Z像素结构的一种示意图；
图2为图1所示的Z像素结构的显示画面的一种示意图；
图3为本发明实施例所提供的第一种双栅驱动的像素结构的结构示意图；
图4为图1所示的Z像素结构的显示画面的另一种示意图；
图5为本发明实施例所提供的第二种双栅驱动的像素结构的结构示意图；
图6为本发明实施例所提供的双栅驱动的像素结构的显示画面的一种示意图；
图7为本发明实施例所提供的像素结构与目前Z像素结构的一种对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员基于本发明所获得的所有其他实施例，都属于本发明保护的范围。
目前显示面板的Z像素结构包括多个像素单元，每个像素单元如图1所示，包括四条栅极线G11-栅极线G14、四条数据线D11-数据线D14以及六个像素区，即像素区11、像素区12、像素区13、像素区14、像素区15以及像素区16。
栅极线G11、栅极线G12、栅极线G13以及栅极线G14平行设置，其中，栅极线G11与栅极线G12之间的距离和栅极线G13与栅极线G14之间的距离相等，栅极线G12与栅极线G13相邻设置，数据线D11、数据线D12、数据线D13以及数据线D14依次垂直于栅极线设置，且相邻数据线之间的距离相等，这样，栅极线和数据线共同限定出排列为两行的六个像素区。
每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管，两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线每个像素区中的两个像素平行于栅极线设置，具体来说：
在像素区11中，像素101的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T101和薄膜晶体管T102，薄膜晶体管T101设置于栅极线G11上，薄膜晶体管T102设置于栅极线G12上。像素101与像素102平行于栅极线设置，像素101与像素102与位于上方的栅极线G11的距离相等，与下方栅极线G12的距离也相等，像素101的电极与薄膜晶体管T101的源级相连，薄膜晶体管T101的栅极与栅极线G11相连，薄膜晶体管T101的漏极与数据线D11相连。
像素102的电极与薄膜晶体管T102的源级相连，薄膜晶体管T102栅极与栅极线G12相连，薄膜晶体管T102的漏极与数据线D11相连。像素101的电极与薄膜晶体管T101的源级的连接线比像素102的电极与薄膜晶体管T102的源级的连接线短，即像素101的电极与薄膜晶体管T101为短桥连接，像素102的电极与薄膜晶体管T102为长桥连接。
在像素区12中，像素103的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T103和薄膜晶体管T104，薄膜晶体管T103设置于栅极线G12上，薄膜晶体管T104设置于栅极线G11上。像素103与像素104平行于栅极线设置，像素103与像素104与位于上方的栅极线G11的距离相等，与下方栅极线G12的距离也相等，像素103的电极与薄膜晶体管T103的源级相连，薄膜晶体管T103的栅极与栅极线G12相连，薄膜晶体管T103的漏极与数据线D12相连。
像素104的电极与薄膜晶体管T104的源级相连，薄膜晶体管T104的栅极与栅极线G11相连，薄膜晶体管T104的漏极与数据线D12相连，像素103的电极与薄膜晶体管T103的源级的连接线比像素104的电极与薄膜晶体管T104的源级的连接线短，即像素103的电极与薄膜晶体管T103为短桥连接，像素104的电极与薄膜晶体管T104为长桥连接。
在像素区13中，像素105的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T105和薄膜晶体管T106，薄膜晶体管T105设置于栅极线G12上，薄膜晶体管T106设置于栅极线G11上。像素105与像素106平行于栅极线设置，像素105与像素106与位于上方的栅极线G11的距离相等，与下方栅极线G12的距离也相等，像素105的电极与薄膜晶体管T105的源级相连，薄膜晶体管T105的栅极与栅极线G12相连，薄膜晶体管T105的漏极与数据线D13相连。
像素106的电极与薄膜晶体管T106的源级相连，薄膜晶体管T106的栅极与栅极线G11相连，薄膜晶体管T106的漏极与数据线D13相连，像素105的电极与薄膜晶体管T105的源级的连接线比像素106的电极与薄膜晶体管T106的源级的连接线短，即像素105的电极与薄膜晶体管T105为短桥连接，像素106的电极与薄膜晶体管T106为长桥连接。
在像素区14中，像素108的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T107和薄膜晶体管T108，薄膜晶体管T107设置于栅极线G13上，薄膜晶体管T108设置于栅极线G14上。像素107与像素108平行于栅极线设置，像素107与像素108与位于上方的栅极线G13的距离相等，与下方栅极线G14的距离也相等，像素107的电极与薄膜晶体管T107的源级相连，薄膜晶体管T107的栅极与栅极线G13相连，薄膜晶体管T107的漏极与数据线D12相连。
像素108的电极与薄膜晶体管T108的源级相连，薄膜晶体管T108的栅极与栅极线G14相连，薄膜晶体管T108的漏极与数据线D12相连，像素107的电极与薄膜晶体管T107的源级的连接线比像素108的电极与薄膜晶体管T108的源级的连接线长，即像素108的电极与薄膜晶体管T108为短桥连接，像素107的电极与薄膜晶体管T107为长桥连接。
在像素区15中，像素110的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T109和薄膜晶体管T110，薄膜晶体管T110设置于栅极线G13上，薄膜晶体管T109设置于栅极线G14上。像素109与像素110平行于栅极线设置，像素109与像素110与位于上方的栅极线G13的距离相等，与下方栅极线G14的距离也相等，像素109的电极与薄膜晶体管T109的源级相连，薄膜晶体管T109的栅极与栅极线G14相连，薄膜晶体管T109的漏极与数据线D13相连。
像素110的电极与薄膜晶体管T110的源级相连，薄膜晶体管T110的栅极与栅极线G13相连，薄膜晶体管T110的漏极与数据线D13相连，像素109的电极与薄膜晶体管T109的源级的连接线比像素110的电极与薄膜晶体管T110的源级的连接线长，即像素110的电极与薄膜晶体管T110为短桥连接，像素109的电极与薄膜晶体管T109为长桥连接。
在像素区16中，像素112的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T111和薄膜晶体管T112，薄膜晶体管T112设置于栅极线G13上，薄膜晶体管T111设置于栅极线G14上。像素111与像素112平行于栅极线设置，像素111与像素112与位于上方的栅极线G13的距离相等，与下方栅极线G14的距离也相等，像素111的电极与薄膜晶体管T111的源级相连，薄膜晶体管T111的栅极与栅极线G14相连，薄膜晶体管T111的漏极与数据线D14相连。
像素112的电极与薄膜晶体管T112的源级相连，薄膜晶体管T112的栅极与栅极线G13相连，薄膜晶体管T112的漏极与数据线D14相连，像素111的电极与薄膜晶体管T111的源级的连接线比像素112的电极与薄膜晶体管T112的源级的连接线长，即像素112的电极与薄膜晶体管T112为短桥连接，像素111的电极与薄膜晶体管T111为长桥连接。
以上述像素区11为例，Z像素结构中产生侧向电容差异的原因共有三个，具体如下：
原因一、由于像素102的电极与薄膜晶体管T102的源级的连接线比像素101的电极与薄膜晶体管T101的连接线长，导致像素102的电极与栅极线的源级之间的侧向电容Cgs长大于像素101的电极与栅极线的源级之间的侧向电容Cgs短，从而导致像素间的△Vp差异。
原因二、由于像素101的电极连接于奇数行的栅极线G11上，而连接在奇数行的像素不仅受到本行栅极线关断的影响，还会受到下一行栅极线关断的影响，即像素101不仅受到栅极线G11关断的影响，还会受到下一行栅极线G12的影响。而像素102连接于偶数行的栅极线G12上，连接在偶数行的像素只受到本行栅极线关断的影响，即像素102只受到栅极线G12关断的影响，因此，像素101对应的侧向电容包括受到栅极线G11关断的影响所产生的电容Cgp自和受到栅极线G12关断影响所产生的电容Cgp他，像素102对应的侧向电容仅包括受到栅极线G12关断的影响所产生的电容Cgp自，从而导致像素间的△Vp’差异。
原因三、由于像素101的电极上方的栅极线G11和下方的栅极线G12均设置有薄膜晶体管，因此，像素101的电极上方的栅极线G11和下方的栅极线G12的挖槽多，像素101的电极与栅极线之间的电容Cgp小，即Cgp自和Cgp他均较小。而像素102的电极上方的栅极线G11和下方的栅极线G12未设置薄膜晶体管，像素102的电极上方的栅极线G11和下方的栅极线G12挖槽少，像素102的电极与栅极线之间的Cgp大，即Cgp自较大，从而导致像素间的△Vp’差异。
同样的，在像素区像素区12、像素区13、像素区14、像素区15以及像素区16中的像素也存在上述三个原因导致的侧向电容差异，由于侧向电容差异的存在，导致不同的像素之间产生电压差异。
针对上述Z像素结构的像素单元，根据实验可以计算得到像素101对应的△Vp+△Vp’之和为0.3V；像素102对应的为0.3V；像素103对应的△Vp+△Vp’之和为0.2V，与像素101和像素102相差8个灰阶；像素104对应△Vp+△Vp’之和为0.4V，与像素101和像素102相差8个灰阶。
可以看出，像素101和像素102对应的侧向电容相等，即“Cgs短”+“Cgp自小”+“Cgp他小”等效于“Cgs长”+“Cgp自大”。由于其余像素的连接关系分别像素101、像素102、像素103、像素104中的一个相同，所以其余像素对应的侧向电容为像素101、像素102、像素103、像素104对应的侧向电容一个相同。也就是说，像素单元包括的12个像素根据对应的侧向电容的差异可以划分为三类，第一类像素包括像素101、像素102、像素109、像素110、像素111以及像素112，第二类像素包括像素104、像素106以及像素107，第三类像素包括像素103、像素105以及像素108。其中，三类像素包括的像素对应的侧向电容导致的电压差异分别为0.3V、0.4V以及0.2V。
在这种情况下，假设显示面板的公共电压Vcom的大小以上述第一类像素即像素101、像素102、像素109、像素110、像素111以及像素112作为基准，由于上述第二类像素对应的电压差异大于第一类像素对应的电压差异，上述第三类像素对应的电压差异小于第一类像素对应的电压差异，那么，其会导致显示画面的效果如图2所示。正帧时，像素101、像素102正极性显示正常，像素103负极性偏暗，像素104负极性偏亮，像素105正极性偏亮，像素106正极性偏暗，像素107负极性偏亮，像素108负极性偏暗，像素109正极性正常，像素110正极性正常，像素111负极性正常，像素112负极性正常。
负帧时，像素101、像素102负极性显示正常，像素103正极性偏亮，像素104正极性偏暗，像素105负极性偏暗，像素106负极性偏亮，像素107正极性偏暗，像素108正极性偏亮，像素109负极性正常，像素110负极性正常，像素111正极性正常，像素112正极性正常。以此类推，正帧时产生暗亮交替竖纹，负帧时产生亮暗交替竖纹，该竖纹正负帧可抵消，但是用户摆头观看时会产生摇头纹。
为了能够解决摇头纹的问题，本发明实施例提供了一种双栅驱动的像素结构及显示面板，下面对本发明实施例所提供的第一种双栅驱动的像素结构进行介绍。
如图3所示，一种双栅驱动的像素结构，所述像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：
所述四条栅极线G21-G24平行设置，所述四条数据线D21-D24垂直于所述栅极线设置，限定出排列为两行的所述六个像素区21-26，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管；
所述两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素201至第六像素206，第二行包括第七像素207至第十二像素212，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线；
所述第一像素201、第四像素202、第六像素206、第七像素207、第十像素210以及第十二像素212的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管；
所述像素结构包括以下至少一种结构：所述第三像素203、所述第五像素205以及所述第八像素208的电极与薄膜晶体管的源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等；
所述第三像素203、所述第五像素205以及所述第八像素208的电极与位于其下方的栅极线部分交叠；
所述第四像素204、所述第六像素206以及所述第七像素207的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离。
其中，所述目标像素为电极与栅极线不存在交叠的像素。
可见，本发明实施例提供的像素结构中，包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：四条栅极线平行设置，四条数据线垂直于所述栅极线设置，限定出排列为两行的六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管，两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线，第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管，像素结构包括以下至少一种结构：第三像素、第五像素以及第八像素的电极与薄膜晶体管的源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等，第三像素、第五像素以及第八像素的电极与位于其下方的栅极线部分交叠，第四像素、第六像素以及第七像素的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离，其中，目标像素为电极与栅极线不存在交叠的像素。由于像素结构中包括以上至少一种结构，所以可以通过连接线的长度、电极与栅极线部分交叠和/或电极与栅极线之间的距离来减小甚至消除不同像素的电极之间电容差异，从而减小甚至消除不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，改善因电压差所产生的竖纹，从而改善甚至解决摇头纹的问题。
本发明实施提供的第一种双栅驱动的像素结构包括多个像素单元，每个像素单元包括栅极线G21-栅极线G24、数据线D21-数据线D24、像素区21、像素区22、像素区23、像素区24、像素区25以及像素区26。
四条栅极线平行设置，其中，栅极线G21与栅极线G22之间的距离与栅极线G23与栅极线G24之间的距离相等，栅极线G22与栅极线G23相邻设置，数据线D21、数据线D22、数据线D23以及数据线D24垂直于栅极线依次设置，且相邻数据线之间的距离相等，这样，限定出排列为两行的六个像素区。
第一行像素区包括像素区21、像素区22以及像素区23，第二行像素区包括像素区24、像素区25以及像素区26。像素区21与像素区24构成的第一列像素区，像素区22与像素区25构成第二列像素区，像素区23与像素区26构成第三列像素区。
每个像素区包括两个平行于栅极线设置的像素，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管。该两个薄膜晶体管的漏极连接于同一条数据线，垂直的两个像素区连接于不同的数据线，即垂直的两个像素区对应的薄膜晶体管连接于不同的数据线。即第一像素201、第四像素204、第六像素206、第七像素207、第十像素210以及第十二像素212的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管。其中，奇数行栅极线即为栅极线G21和栅极线G23，偶数行栅极线即为栅极线G22和栅极线G24。
在像素区21中，像素201的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T201和薄膜晶体管T202，薄膜晶体管T201设置于栅极线G21上，薄膜晶体管T202设置于栅极线G22上。第一像素201与第二像素202平行于栅极线设置，第一像素201的电极与薄膜晶体管T201的源级相连，薄膜晶体管T201的栅极与栅极线G21相连，薄膜晶体管T201的漏极与数据线D21相连，第二像素202的电极与薄膜晶体管T202的源级相连，薄膜晶体管T202的栅极与栅极线G22相连，薄膜晶体管T202的漏极与数据线D21相连。
在像素区22中，像素203的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T203和薄膜晶体管T204，薄膜晶体管T204设置于栅极线G21上，薄膜晶体管T203设置于栅极线G22上。第三像素203与第四像素204平行于栅极线设置，第三像素203的电极与薄膜晶体管T203的源级相连，薄膜晶体管T203的栅极与栅极线G22相连，薄膜晶体管T203的漏极与数据线D22相连，第四像素204的电极与薄膜晶体管T204的源级相连，薄膜晶体管T204的栅极与栅极线G21相连，薄膜晶体管T204的漏极与数据线D22相连。
在像素区23中，像素205的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T205和薄膜晶体管T206，薄膜晶体管T206设置于栅极线G21上，薄膜晶体管T205设置于栅极线G22上。第五像素205与第六像素206平行于栅极线设置，第五像素205的电极与薄膜晶体管T205的源级相连，薄膜晶体管T205的栅极与栅极线G22相连，漏极与数据线D23相连，第六像素206的电极与薄膜晶体管T206的源级相连，薄膜晶体管T206的栅极与栅极线G21相连，薄膜晶体管T206的漏极与数据线D23相连。
在像素区24中，像素208的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T207和薄膜晶体管T208，薄膜晶体管T207设置于栅极线G23上，薄膜晶体管T208设置于栅极线G24上。第七像素207与第八像素208平行于栅极线设置，第七像素207的电极与薄膜晶体管T207的源级相连，薄膜晶体管T207的栅极与栅极线G23相连，薄膜晶体管T207的漏极与数据线D22相连，第八像素208的电极与薄膜晶体管T208的源级相连，薄膜晶体管T208的栅极与栅极线G24相连，薄膜晶体管T208的漏极与数据线D22相连。
在像素区25中，像素210的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T209和薄膜晶体管T210，薄膜晶体管T210设置于栅极线G23上，薄膜晶体管T209设置于栅极线G24上。第九像素209与第十像素210平行于栅极线设置，第九像素209的电极与薄膜晶体管T209的源级相连，薄膜晶体管T209的栅极与栅极线G24相连，漏极与数据线D23相连，第十像素210的电极与薄膜晶体管T210的源级相连，薄膜晶体管T210的栅极与栅极线G23相连，薄膜晶体管T210的栅极漏极与数据线D23相连。
在像素区26中，像素212的上下两条栅极线上设置有上下位置对应的两个薄膜晶体管，即薄膜晶体管T211和薄膜晶体管T212，薄膜晶体管T212设置于栅极线G23上，薄膜晶体管T211设置于栅极线G24上。第十一像素211与第十二像素212平行于栅极线设置，第十一像素211的电极与薄膜晶体管T211的源级相连，薄膜晶体管T211的栅极与栅极线G24相连，漏极与数据线D24相连，第十二像素212的电极与薄膜晶体管T212的源级相连，薄膜晶体管T212的栅极与栅极线G23相连，薄膜晶体管T212的漏极与数据线D24相连。
其中，第一像素201、第十像素210以及第十二像素212的电极与薄膜晶体管的源级之间的连接线长度相等，该长度可以为第一长度。第二像素202、第四像素204、第六像素206、第七像素207、第九像素209以及第十一像素211的电极与薄膜晶体管的源级之间的连接线长度相等，该长度可以为第二长度，第二长度大于第一长度。
即第一像素201、第十像素210以及第十二像素212的电极与薄膜晶体管的源级之间为短桥连接，第二像素202、第四像素204、第六像素206、第七像素207、第九像素209以及第十一像素211的电极与薄膜晶体管的源级之间为长桥连接。
这样，根据上述描述可知，第一类像素包括第一像素201、第二像素202、第九像素209、第十像素210、第十一像素211以及第十二像素212，其对应的侧向电容导致的电压差异是等效的，因此，可以以该第一类像素为基准设置像素结构以减小甚至消除各像素间的电压差异。
具体来说，针对第三像素203、第四像素204、第五像素205、第六像素206、第七像素207以及第八像素208，可以采用以下至少一种结构：
第一种结构中，根据上述产生侧向电容的原因一，可以设置第三像素203、第五像素205、第八像素208的电极与薄膜晶体管源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等，即设置为上述第二长度的连接线。这样，可以使得第三像素203、第五像素205、第八像素208的电极与薄膜晶体管之间为长桥连接，即这些电极与栅极线的源级之间的侧向电容为Cgs长，从而降低像素间的△Vp差异。
第二种结构中，根据上述产生侧向电容的原因二，可以设置第三像素203、第五像素205以及第八像素208的电极与位于其下方的栅极线部分交叠，也就是第三像素203以及第五像素205的电极与位于下方的栅极线G22部分交叠，第八像素208的电极与位于其下方的栅极线G24部分交叠。这样，交叠部分的产生的电容可以作为Cgp增大补偿，从而降低像素间的△Vp’差异。
第三种结构中，根据上述产生侧向电容的原因三，可以设置第四像素204、第六像素206以及第七像素207的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离，其中，目标像素为电极与栅极线不存在交叠的像素，目标像素可以为第一像素201、第二像素202、第九像素209、第十像素210、第十一像素211以及第十二像素212。这样，第四像素204、第六像素206以及第七像素207的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离的部分可以作为Cgp减小补偿，从而降低像素间的△Vp’差异。
图3中同时示出了上述三种结构，仅仅作为一种可行的示例，并不代表本发明实施例所提供的像素结构必须同时包括上述三种结构，不能作为对本发明实施例所提供的像素结构的限定。
由于本发明实施例所提供的第一种像素结构的像素单元包括以上至少一种结构，所以可以通过连接线的长度、电极与栅极线部分交叠和/或电极与栅极线之间的距离来减小甚至消除不同像素的电极之间电容差异，从而减小甚至消除不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，改善因电压差所产生的竖纹，从而改善甚至解决摇头纹的问题。
作为本发明实施例的一种实施方式，上述第三像素的电极、第五像素的电极以及第八像素的电极与位于其下方的栅极线交叠部分的电容为第一预设电容。
其中，第一预设电容为第二像素的电极与栅极线之间的电容与第一目标电容的差值，第一目标电容为未与栅极线交叠状态下的第三像素的电极与栅极线之间的电容。
上述第三像素的电极、第五像素的电极以及第八像素的电极与位于其下方的栅极线交叠部分的具体大小可以根据交叠部分所产生的电容来确定。如果第三像素的电极与栅极线不存在交叠，那么第三像素与第二像素之间由于电极与栅极线之间的电容产生的差异即为需要补偿的电容差异，即第一预设电容。所以可以设置第三像素的电极、第五像素的电极以及第八像素的电极与位于其下方的栅极线交叠部分的电容为第一预设电容。
例如，第一目标电容为未与栅极线交叠状态下的第三像素的电极与栅极线之间的电容，即为上述Z像素结构中的像素103与栅极线G12之间的侧向电容Cgp自，其值较小，第二像素的电极与栅极线之间的电容为Cgp自，其值较大，那么，第一预设电容可以为第二像素的电极与栅极线之间的电容为Cgp自与像素103与栅极线G12之间的侧向电容Cgp自之间的差值。
可见，在本实施例中，第三像素的电极、第五像素的电极以及第八像素的电极与位于其下方的栅极线交叠部分的电容为第一预设电容，第一预设电容为第二像素的电极与栅极线之间的电容与第一目标电容的差值，第一目标电容为未与栅极线交叠状态下的第三像素的电极与栅极线之间的电容。即通过电极与栅极线部分交叠来补偿不同像素的Cgp之间的差异，从而减小不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，进一步改善因电压差所产生的竖纹，从而进一步改善摇头纹的问题。
作为本发明实施例的一种实施方式，上述第四像素的电极、第六像素的电极以及第七像素的电极与位于其下方的栅极线之间的距离使得第四像素的电极、第六像素的电极以及第七像素的电极与栅极线之间的电容为第二预设电容。
其中，第二预设电容为第二目标电容与第二像素的电极与栅极线之间的电容的差值，第二目标电容为与栅极线之间的距离与第二像素的电极与栅极线之间的距离相同的状态下的第四像素的电极与栅极线之间的电容。
上述第四像素的电极、第六像素的电极以及第七像素的电极与位于其下方的栅极线之间的距离的具体值可以根据该距离所产生的电容来确定。如果第四像素的电极、第六像素的电极以及第七像素的电极与位于其下方的栅极线之间的距离与其他像素与位于其下方的栅极线之间的距离相等，而第四像素、第六像素以及第七像素的上下没有设置薄膜晶体管，并且其连接于设置在奇数行的栅极线，则会导致电容Cgp自大和Cgp他均较大，会与第四像素的电极与栅极线之间的电容产生电容差异，即第二目标电容。
所以为了消除该电容差异，可以设置第四像素的电极、第六像素的电极以及第七像素的电极与位于其下方的栅极线之间的距离使得第四像素的电极、第六像素的电极以及第七像素的电极与栅极线之间的电容为第二预设电容。
例如，第二目标电容与栅极线之间的距离与所述第二像素的电极与栅极线之间的距离相同的状态下的第四像素的电极与栅极线之间的电容，即为上述Z像素结构中像素104的电极与栅极线G11和栅极线G12之间的电容Cgp自和Cgp他。第二像素的电极与栅极线之间的电容为Cgp自，那么，第二预设电容可以为像素104的电极与栅极线G11和栅极线G12之间的电容Cgp自和Cgp他之和，与第二像素的电极与栅极线之间的电容为Cgp自之间的差值。
可见，本实施例中，第四像素的电极、第六像素的电极以及第七像素的电极与位于其下方的栅极线之间的距离使得第四像素的电极、第六像素的电极以及第七像素的电极与栅极线之间的电容为第二预设电容，第二预设电容为第二目标电容与第二像素的电极与栅极线之间的电容的差值，第二目标电容为与栅极线之间的距离与第二像素的电极与栅极线之间的距离相同的状态下的第四像素的电极与栅极线之间的电容。即通过电极与栅极线之间的距离来补偿不同像素之间的Cgp电容差异，从而进一步减小不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，进一步改善因电压差所产生的竖纹，从而进一步改善摇头纹的问题。
作为本发明实施例的一种实施方式，上述第一像素至第十二像素的电极与其上方的栅极线之间的距离可以均相同。这样，可以使各个像素之间的Cgp电容差异仅受到与其下方栅极线之间的距离的影响，方便准确设置上述第二种和/或第三种结构，进一步保证改善摇头纹的问题的效果。
仍然以上述图1所示的目前的Z像素结构为例进行说明，假设显示面板的公共电压Vcom的大小以上述第二类像素即像素104、像素106以及像素107作为基准，由于上述第二类像素对应的电压差异大于第一类像素对应的电压差异，上述第三类像素对应的电压差异小于第一类像素对应的电压差异，那么，其会导致显示画面的效果如图4所示。正帧时，像素101正极性偏亮，像素102正极性偏亮，像素103负极性暗，像素104负极性正常，像素105正极性亮，像素106正极性正常，像素107负极性正常，像素108负极性暗，像素109正极性偏亮，像素110正极性偏亮，像素111负极性偏暗，像素112负极性偏暗。
负帧时，像素101负极性偏暗，像素102负极性偏暗，像素103正极性亮，像素104正极性正常，像素105负极性暗，像素106负极性正常，像素107正极性正常，像素108正极性亮，像素109负极性偏暗，像素110负极性偏暗，像素111正极性偏亮，像素112正极性偏亮。以此类推，正帧时产生亮暗交替竖纹，负帧时产生暗亮交替竖纹，该竖纹正负帧可抵消，但是用户摆头观看时会产生摇头纹。
针对上述情况，基于与上述第一种双栅驱动的像素结构同样的发明构思，从上述导致摇头纹的三个原因出发，本发明实施例还提供了另一种双栅驱动的像素结构进行介绍。下面对本发明实施例所提供的第二种双栅驱动的像素结构进行介绍。
如图5所示，一种双栅驱动的像素结构，所述像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：
所述四条栅极线G31-G34平行设置，所述四条数据线D31-D34垂直于所述栅极线设置，限定出排列为两行的所述六个像素区31-36，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管；
所述两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素301至第六像素306，第二行包括第七像素307至第十二像素312，每个像素区包括的两个像素的像素电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线；
所述第一像素301、第四像素304、第六像素306、第七像素307、第十像素310以及第十二像素312的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管；
所述像素结构包括结构：所述第一像素301至所述第十二像素312的电极与薄膜晶体管的源级之间的连接线的长度均相等；和/或，
所述第一像素301、所述第二像素302、所述第三像素303、所述第五像素305、所述第八像素308、所述第九像素309、所述第十像素310、所述第十一像素311以及所述第十二像素312的电极与其连接的薄膜晶体管所在的栅极线部分交叠。
可见，本发明实施例提供的像素结构中，包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：四条栅极线平行设置，四条数据线垂直于栅极线设置，限定出排列为两行的六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管，两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线，第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管，像素结构包括结构：第一像素至第十二像素的电极与薄膜晶体管的源级之间的连接线的长度均相等；和/或，第一像素、第二像素、第三像素、第五像素、第八像素、第九像素、第十像素、第十一像素以及第十二像素的电极与其连接的薄膜晶体管所在的栅极线部分交叠。由于像素结构中包括以上至少一种结构，所以可以通过连接线的长度和/或电极与栅极线部分交叠减小甚至消除不同像素的电极之间电容差异，从而减小甚至消除不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，改善因电压差所产生的竖纹，从而改善甚至解决摇头纹的问题。
本发明实施例所提供的第二种双栅驱动的像素结构包括多个像素单元，每个像素单元，包括栅极线G31-栅极线G34、数据线D31-数据线D34以及六个像素区，即像素区31、像素区32、像素区33、像素区34、像素区35以及像素区36。
四条栅极线平行设置，其中，栅极线G31与栅极线G32之间的距离与栅极线G33与栅极线G34之间的距离相等，栅极线G32与栅极线G33相邻设置，数据线D31、数据线D32、数据线D33以及数据线D34垂直于栅极线依次设置，且相邻数据线之间的距离相等，这样，限定出排列为两行的六个像素区。
第一行像素区包括像素区31、像素区32以及像素区33，第二行像素区包括像素区34、像素区35以及像素区36。像素区31与像素区34构成第一列像素区，像素区32与像素区35构成第二列像素区，像素区33与像素区36构成第三列像素区。
每个像素区包括两个平行于栅极线设置的像素，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管。该两个薄膜晶体管的漏极连接于同一条数据线，垂直的两个像素区连接于不同的数据线，即垂直的两个像素区对应的薄膜晶体管连接于不同的数据线。即第一像素301、第四像素304、第六像素306、第七像素307、第十像素310以及第十二像素312的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管。其中，奇数行栅极线即为栅极线G31和栅极线G33，偶数行栅极线即为栅极线G32和栅极线G34。
像素区31、像素区32、像素区33、像素区34、像素区35以及像素区36，其中像素的设置以及与薄膜晶体管连接方式分别与上述第一种像素结构中的像素区21、像素区22、像素区23、像素区24、像素区25以及像素区26类似，在此不再赘述。下面主要描述与上述第一种像素结构的不同之处。
第二种双栅驱动的像素结构中，第二像素302、第四像素304、第六像素306、第七像素707、第九像素209以及第十一像素211的电极与薄膜晶体管的源级之间的连接线长度相等，均为长桥连接。
这样，根据上述描述可知，第二类像素包括第四像素304、第六像素306以及第七像素307，其对应的侧向电容导致的电压差异是等效的，因此，可以以该第二类像素为基准设置像素结构以减小甚至消除各像素间的电压差异。
具体来说，针对第一像素301、第二像素302、第三像素303、第五像素305、第八像素308、第九像素309、第十像素310、第十一像素311以及第十二像素312，可以采用以下至少一种结构：
第一种结构中，根据上述产生侧向电容的原因一，可以设置第一像素301至第十二像素312的电极与薄膜晶体管的源级之间的连接线的长度均相等，即均为长桥连接，即这些电极与栅极线的源级之间的侧向电容为Cgs长，从而降低像素间的△Vp差异。
第二种结构中，根据上述产生侧向电容的原因二和原因三，可以设置第一像素301、第二像素302、第三像素303、第五像素305、第八像素308、第九像素309、第十像素310、第十一像素311以及第十二像素312的电极与其连接的薄膜晶体管所在的栅极线部分交叠，这样，交叠部分的产生的电容可以作为Cgp增大补偿，从而降低像素间的△Vp’差异。
图5中同时示出了上述两种结构，仅仅作为一种可行的示例，并不代表本发明实施例所提供的像素结构必须同时包括上述两种结构，不能作为对本发明实施例所提供的像素结构的限定。
由于本发明实施例所提供的第二种像素结构的像素单元包括以上至少一种结构，所以可以通过连接线的长度和/或电极与栅极线部分交叠减小甚至消除不同像素的电极之间电容差异，从而减小甚至消除不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，改善因电压差所产生的竖纹，从而改善甚至解决摇头纹的问题。
作为本发明实施例的一种实施方式，上述第一像素、第二像素、第三像素、第五像素、第八像素、第九像素、第十像素、第十一像素以及第十二像素的电极与其连接的薄膜晶体管所在的栅极线交叠部分的电容为第三预设电容。
其中，第三预设电容为第四像素的电极与栅极线之间的电容与第三目标电容的差值，第三目标电容为未与栅极线交叠状态下的第一像素的电极与栅极线之间的电容。
例如，第三目标电容为未与栅极线交叠状态下的第一像素的电极与栅极线之间的电容，即为上述Z像素结构中像素101电极与栅极线G11和栅极线G12之间的电容Cgp自和Cgp他，二者均较小。第四像素的电极与栅极线之间的电容为Cgp自和Cgp他，二者均较大。那么，第三预设电容可以为第四像素的电极与栅极线之间的电容为Cgp自和Cgp他之和，与像素101电极与栅极线G11和栅极线G12之间的电容Cgp自和Cgp他之和的差值。
可见，在本实施例中，第一像素、第二像素、第三像素、第五像素、第八像素、第九像素、第十像素、第十一像素以及第十二像素的电极与其连接的薄膜晶体管所在的栅极线交叠部分的电容为第三预设电容，第三预设电容为第四像素的电极与栅极线之间的电容与第三目标电容的差值，第三目标电容为未与栅极线交叠状态下的第一像素的电极与栅极线之间的电容。即通过电极与栅极线部分交叠来补偿不同像素的Cgp之间的差异，从而减小不同像素的电极之间的电压差，进而使显示面板中不同像素之间的电容差异得到平均，进一步改善因电压差所产生的竖纹，从而进一步改善摇头纹的问题。
作为本发明实施例的一种实施方式，上述第一像素至所述第十二像素的未与栅极线交叠一侧的电极与其临近的栅极线之间的距离可以均相同。这样，可以使各个像素之间的Cgp电容差异仅受到与交叠的栅极线之间的距离的影响，方便准确设置上述第二种结构，进一步保证改善摇头纹的问题的效果。
采用上述第一种双栅驱动的像素结构以及上述第二种双栅驱动的像素结构的显示面板所显示画面的效果如图6所示，正帧和负帧时，各个像素的侧向电容差异较小甚至不存在差异，电压差异较小甚至不存在差异，所以不同像素之间的电容差异得到平均，减轻甚至消除了因电压差异所产生的竖纹，从而减轻甚至解决了摇头纹的问题。
图7为目前的Z像素结构与本发明实施例所提供的像素结构的一种对比示意图，其中，目前的Z像素结构710中，像素的电极711与栅极线712上的薄膜晶体管713之间为短桥连接714；像素的电极711与栅极线712不存在交叠部分。本发明实施例所提供的像素结构720中，像素的电极721与栅极线722上的薄膜晶体管723之间为长桥连接724；像素的电极721与栅极线722存在交叠部分725。本发明实施例所提供的像素结构730中，像素的电极731与栅极线732之间的距离小于目前的Z像素结构710中像素的电极711与栅极线712之间的距离。
需要说明的是，图7仅仅是为了说明本发明实施例所提供的像素结构与目前的Z像素结构可以存在的不同之处，并不代表本发明实施例所提供的像素结构中的每个像素都具有图7所示的结构，具体像素单元中哪些像素具有何种结构参见上述实施例中的详细说明。
相应于上述第一种双栅驱动的像素结构，本发明实施例提供了第一种双栅驱动的显示面板，所述显示面板包括上述任一实施例所述的第一种双栅驱动的像素结构。
相应于上述第二种双栅驱动的像素结构，本发明实施例提供了第二种双栅驱动的显示面板，所述显示面板包括上述任一实施例所述的第二种双栅驱动的像素结构。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上所述仅为本发明的较佳实施例，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (9)

1.一种双栅驱动的像素结构，其特征在于，所述像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：
所述四条栅极线平行设置，所述四条数据线垂直于所述栅极线设置，限定出排列为两行的所述六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管；
所述两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线；
所述第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管；
所述像素结构包括以下至少一种结构：所述第三像素、所述第五像素以及所述第八像素的电极与薄膜晶体管的源级之间的连接线与其他像素的电极与薄膜晶体管的源级之间的连接线中较长的连接线的长度相等；
所述第三像素、所述第五像素以及所述第八像素的电极与位于其下方的栅极线部分交叠；
所述第四像素、所述第六像素以及所述第七像素的电极与位于其下方的栅极线之间的距离大于目标像素的电极与位于其下方的栅极线之间的距离，其中，所述目标像素为电极与栅极线不存在交叠的像素。
2.根据权利要求1所述的像素结构，其特征在于，
所述第三像素的电极、所述第五像素的电极以及所述第八像素的电极与位于其下方的栅极线交叠部分的电容为第一预设电容；
其中，所述第一预设电容为所述第二像素的电极与栅极线之间的电容与第一目标电容的差值，所述第一目标电容为未与栅极线交叠状态下的第三像素的电极与栅极线之间的电容。
3.根据权利要求1所述的像素结构，其特征在于，
所述第四像素的电极、所述第六像素的电极以及所述第七像素的电极与位于其下方的栅极线之间的距离使得所述第四像素的电极、所述第六像素的电极以及所述第七像素的电极与栅极线之间的电容为第二预设电容；
其中，所述第二预设电容为第二目标电容与所述第二像素的电极与栅极线之间的电容的差值，所述第二目标电容为与栅极线之间的距离与所述第二像素的电极与栅极线之间的距离相同的状态下的第四像素的电极与栅极线之间的电容。
4.根据权利要求1-3任一项所述的像素结构，其特征在于，
所述第一像素至所述第十二像素的电极与其上方的栅极线之间的距离均相同。
5.一种双栅驱动的像素结构，其特征在于，所述像素结构包括多个像素单元，每个像素单元包括四条栅极线、四条数据线和六个像素区，其中：
所述四条栅极线平行设置，所述四条数据线垂直于所述栅极线设置，限定出排列为两行的所述六个像素区，每个像素区对应的两条栅极线上设置有上下位置对应的两个薄膜晶体管；
所述两个薄膜晶体管的漏极连接于同一条数据线，每个像素区包括两个平行于栅极线设置的像素，第一行包括第一像素至第六像素，第二行包括第七像素至第十二像素，每个像素区包括的两个像素的电极分别连接一个薄膜晶体管的源级，垂直的两个像素区连接于不同的数据线；
所述第一像素、第四像素、第六像素、第七像素、第十像素以及第十二像素的电极连接于设置在奇数行栅极线上的薄膜晶体管，其余像素的电极连接于设置在偶数行栅极线上的薄膜晶体管；
所述像素结构包括结构：所述第一像素至所述第十二像素的电极与薄膜晶体管的源级之间的连接线的长度均相等；和/或，
所述第一像素、所述第二像素、所述第三像素、所述第五像素、所述第八像素、所述第九像素、所述第十像素、所述第十一像素以及所述第十二像素的电极与其连接的薄膜晶体管所在的栅极线部分交叠。
6.根据权利要求5所述的像素结构，其特征在于，
所述第一像素、所述第二像素、所述第三像素、所述第五像素、所述第八像素、所述第九像素、所述第十像素、所述第十一像素以及所述第十二像素的电极与其连接的薄膜晶体管所在的栅极线交叠部分的电容为第三预设电容；
其中，所述第三预设电容为所述第四像素的电极与栅极线之间的电容与第三目标电容的差值，所述第三目标电容为未与栅极线交叠状态下的第一像素的电极与栅极线之间的电容。
7.根据权利要求5或6所述的像素结构，其特征在于，
所述第一像素至所述第十二像素的未与栅极线交叠一侧的电极与其临近的栅极线之间的距离均相同。
8.一种双栅驱动的显示面板，其特征在于，所述显示面板包括权利要求1-4任一项所述的像素结构。
9.一种双栅驱动的显示面板，其特征在于，所述显示面板包括权利要求5-7任一项所述的像素结构。
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