CN113594149A - 微流体致动器的异质整合芯片的制造方法 - Google Patents

微流体致动器的异质整合芯片的制造方法 Download PDF

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Abstract

一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：提供第一基板，第一基板为具有驱动单元于硅基底的第一表面上；通过蚀刻部分第一基板的第二表面，产出第一腔室单元；提供第二基板，第二基板为具有控制单元于第二基板的第三表面上；通过蚀刻部分第二基板的第四表面，产出第二腔室单元；通过晶圆封装制程，执行面接合，将第一基板的第二表面与第二基板的第四表面相互接合；通过硅穿孔制程，产出至少一第一穿孔槽；沉积第一绝缘层于该多个第一穿孔槽内及相关表面上；以及沉积第一导电体于该多个第一穿孔槽内的第一绝缘层的表面。

Description

微流体致动器的异质整合芯片的制造方法
技术领域
本案是关于一种微流体致动器的异质整合(Heterogeneous Integration)芯片的制造方法，尤指一种结合硅穿孔(Through-Silicon Via,TSV)技术且可调式腔体压缩的压电微流体致动器的异质整合芯片的制造方法。
背景技术
前于各领域中无论是医药、电脑科技、打印、能源等工业，产品均朝精致化及微小化方向发展，其中微型帮浦产品所包含的微流体致动器为其关键技术。
随着科技的日新月异，流体输送结构的应用上亦愈来愈多元化，举凡工业应用、生医应用、医疗保健、电子散热、生活电子产品……等，甚至近来热门的行动穿戴装置亦可见它的踨影，可见传统的流体致动器已渐渐有朝向装置微小化、流量极大化的趋势。
现有技术中已发展多种微机电半导体制程制出的微流体致动器，然而，如何整合微流体致动器本体与控制单元(如微控器、控制电路)的整合，仍为发展的重要内容。
发明内容
本案的主要目的是提供一种微流体致动器的异质整合芯片的制造方法，将通过微机电半导体制程制出的微流体致动器与以半导体制程等制作的MOS电路IC或微控制器等，以硅穿孔(Through Silicon Via,TSV)封装技术结合而成。
本案的广义实施态样为提供一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：提供一第一基板，该第一基板是为具有至少一驱动单元于一硅基底的一第一表面上；通过蚀刻部分该第一基板的一第二表面，产出一第一腔室单元；提供一第二基板，该第二基板是为具有至少一控制单元于该第二基板的一第三表面上；通过蚀刻部分该第二基板的一第四表面，产出一第二腔室单元；通过晶圆封装制程，执行一面接合，将该第一基板的该第二表面与该第二基板的该第四表面相互接合；通过硅穿孔TSV制程，产出至少一第一穿孔槽；沉积至少一第一绝缘层于该多个第一穿孔槽内；以及沉积至少一第一导电体于该多个第一穿孔槽内与第二基板的电极连接，该多个第一导电体为一导电金属。
本案的另一广义实施态样为一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：提供一第一基板，该第一基板为具有至少一驱动单元于一基底的一第一表面上；通过硅穿孔TSV制程，于该第一基板的一第二表面，产出至少一第二穿孔槽；沉积至少一第二绝缘层于该多个第二穿孔槽内与该第一基板的该第二表面；沉积至少一第三导电体于该多个第二穿孔槽内的该多个第二绝缘层的表面上；电镀生成至少一第四导电体于该多个第二穿孔槽内的该多个第三导电体的表面上；通过蚀刻部分该第一基板的该第二表面，产出一第一腔体；设置图像化的至少一第一粘着层与至少一第一导电胶；提供一第二基板，该第二基板为具有至少一控制单元于该第二基板的一第三表面上；通过硅穿孔TSV制程，于该第二基板的一第四表面，产出至少一第三穿孔槽；沉积至少一第三绝缘层于该多个第三穿孔槽内与该第二基板的该第四表面上；沉积至少一第五导电体于该多个第三穿孔槽内的该多个第三绝缘层的表面上；通过蚀刻部分该第五导电体、该第三绝缘层，以及该第二基板的该第四表面，产出一第二腔室单元；通过至少一接合物质，将该第一基板的该第二表面与该第二基板的该第四表面相互接合，以及该第一基板的该多个第二穿孔槽与该第二基板的该多个第三穿孔槽相互封装接合；以及封装接合后，产出一第二腔体。
附图说明
图1A至图1E为本案微流体致动器的异质整合芯片的制造方法的流程示意图。
图2A至图2I为本案第一实施例的制造步骤分解示意图。
图2J为本案第一实施例的第二态样完成示意图。
图3A至图3L为本案第二实施例的制造步骤分解示意图。
图3M为本案第二实施例的第二态样完成示意图。
图4A至图4L为本案第三实施例的制造步骤分解示意图。
图4M为本案第三实施例的第二态样完成示意图。
附图标记说明
1100、1200、2100、2200、3100、3200：异质整合芯片
11：第一基板
110：硅基底
111：第一表面
112：第二表面
114：SOI基底
12：驱动单元
121：第一二氧化硅层
122：第一氮化硅层
123：第一下电极层
124：压电层
125：第一上电极层
126：阻绝层
127：配电层
128：电极层
13：第一腔室单元
131：第一腔体
132：第二腔体
14：第二基板
141：第三表面
142：第四表面
15：控制单元
151：控制元件
152：布线层
153：保护层
16：第二腔室单元
161：第三腔体
162：流体流道
163：喷孔
17：第一穿孔槽
171：第一绝缘层
172：第一导电体
173：填充物
18：第二穿孔槽
181：第二绝缘层
182：第三导电体
183：第四导电体
19：第三穿孔槽
191：第三绝缘层
192：第五导电体
193：第六区域
20：承载基板
21：第一干膜
22：第二干膜
23：遮罩层
24：接合物质
241：第一粘着层
242：第一导电胶
25：缓冲保护层
S110～S352：步骤
具体实施方式
体现本案特征与优点的实施例将在后段的说明中详细叙述。应理解的是本案能够在不同的态样上具有各种的变化，其皆不脱离本案的范围，且其中的说明及图示在本质上当作说明之用，而非用以限制本案。
请参阅图1A以及图2A至图2I，于本案第一实施例中，微流体致动器的异质整合芯片的制造方法，包含以下步骤：提供一第一基板11，该第一基板11为具有至少一驱动单元12于一硅基底110的一第一表面111上；通过蚀刻部分该第一基板11的一第二表面112，产出一第一腔室单元13；提供一第二基板14，该第二基板14为具有至少一控制单元15于该第二基板14的一第三表面141上；通过蚀刻部分该第二基板14的一第四表面142，产出一第二腔室单元16；通过晶圆封装制程，执行一面接合，将该第一基板11的该第二表面112与该第二基板14的该第四表面142相互接合；通过硅穿孔TSV制程，产出至少一第一穿孔槽17；沉积至少一第一绝缘层171于该多个第一穿孔槽17内；以及沉积至少一第一导电体172于该多个第一穿孔槽17内与该第二基板的电极连接，该多个第一导电体172为一导电金属。
如步骤S110以及图2A所示，提供一第一基板11，第一基板11是为一硅基板，第一基板11具有一第一表面111以及一第二表面112。第一基板11是为具有至少一驱动单元12于一硅基底110的第一表面111上。驱动单元12包含：一第一二氧化硅层121、一第一氮化硅层122、一第一下电极层123、一压电层124、一第一上电极层125、至少一阻绝层126、至少一配电层127。第一二氧化硅层121、第一氮化硅层122、第一下电极层123、压电层124、第一上电极层125、阻绝层126、配电层127皆经图像化后，依序制成于硅基底110的第一表面111上。值得注意的是，于本案第一实施例中，第一下电极层123、压电层124、第一上电极层125的面积可依设计需求而调整，但不以此为限，于其他实施例中，第一下电极层123、压电层124、第一上电极层125的面积亦可依设计需求而增减。第一下电极层123的材料可以是钛加白金(Ti/Pt)。第一上电极层125的材料可以是氮化钛(TiN)。阻绝层126的材料可以是二氧化硅(SiO2)。配电层127的材料可以是氮化钛(TiN)。
如步骤S120以及图2B所示，于第一基板11上的驱动单元12的表面，以一第一干膜21覆盖保护，并贴附于一承载基板20上，但第一干膜21并未覆盖到驱动单元12的压电层124所垂直延伸的范围。通过两段式蚀刻，蚀刻部分第一基板11的第二表面112，产出一第一腔室单元13。第一腔室单元13包含：一第一腔体131、一第二腔体132。值得注意的是，于本案第一实施例中，第一腔体131、第二腔体132的体积可依设计需求而调整，但不以此为限，于其他实施例中，第一腔体131、第二腔体132的体积亦可依设计需求而增减。
如步骤S130以及图2C所示，提供一第二基板14，第二基板14具有一第三表面141以及一第四表面142。第二基板14为具有至少一控制单元15于第二基板14的第三表面141上。控制单元15包含：至少一控制元件151、至少一布线层152、至少一保护层153。控制单元15可以是一金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)元件。布线层152为MOSFET元件的电性连接方式，并以保护层153避免布线层152电性连接相互短路，导致控制单元15无法正常作动。
如步骤S140以及图2D所示，通过蚀刻部分第二基板14的第四表面142，产出一第二腔室单元16。第二腔室单元16包含：一第三腔体161、一流体流道162、一喷孔163。值得注意的是，于本案第一实施例中，第三腔体161的体积可依设计需求而调整，但不以此为限，于其他实施例中，第三腔体161的体积亦可依设计需求而增减。另外，值得注意的是，于本案第一实施例中，流体流道162的流道宽度、喷孔163的孔径可依设计需求而调整，但不以此为限，于其他实施例中，流体流道162的流道宽度、喷孔163的孔径亦可依设计需求而增减。
如步骤S150以及图2E所示，通过晶圆封装制程，执行一面接合，将第一基板11的第二表面112与第二基板14的第四表面142相互接合。面接合是为卡榫接合或以至少一接合物质接合。值得注意的是，于本案第一实施例中，卡榫接合方式为自体对准接合，与传统需以定位点对位的接合方式不同，即，通过卡榫第一基板11与第二基板14可相互自行对准并接合。又，值得注意的是，于本案第一实施例中，接合物质亦可以是一粘着层。
如步骤S160以及图2F所示，通过硅穿孔TSV制程，产出至少一第一穿孔槽17。第一穿孔槽17是贯通第二基板14，直到第一基板11的第一上电极层125与配电层127为止。值得注意的是，于本案第一实施例中，第一穿孔槽17的数量为两个，但不以此为限，于其他实施例中，第一穿孔槽17的数量亦可依设计需求而调整。并覆盖一缓冲保护层25于控制单元15的表面，避免于后续的制程影响到控制单元15。缓冲保护层25材料可以是一干膜。
如步骤S170以及图2G所示，沉积至少一第一绝缘层171于第一穿孔槽17内。并通过干式蚀刻蚀刻第一穿孔槽17底部，直至露出第一上电极层125与配电层127。第一绝缘层171的材料可以是一二氧化硅(SiO2)。
如步骤S180以及图2H所示，沉积至少一第一导电体172于第一穿孔槽17内与第二基板14的电极连接，第一导电体172为一导电金属。更包含有以下步骤：填充至少一填充物173于第一穿孔槽17内，填充物173为另一导电金属或一导电墨水。第一导电体172的材料可以是一氮化钛(TiN)。填充物173的材料可以是一铜(Cu)，最后去除缓冲保护层25。
如图2I所示，去除第一干膜21并取下承载基板20，即完成第一实施例的第一态样的异质整合芯片1100。如图2J所示，为第一实施例第二态样的完成图，此态样的异质整合芯片1200与第一实施例的第一态样的异质整合芯片1100的主要差异在于驱动单元12尺寸的差异，随着驱动单元12尺寸的改变，第一腔体131的腔体空间亦对应驱动单元12的第一下电极层123、压电层124、第一上电极层125可以互相对应搭配调整。通过第一实施例的异质整合芯片的制造方法，可以将第一基板11的电极拉出与第二基板14的电极连接，并直接以印刷电路板(PCB)封装或是软性电路板(FPC)封装，达到无需再另外打线，即可完成电性传输的效果。
请参阅图1B至图1C以及图3A至图3M，于本案第二实施例中，将说明本案一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：提供一第一基板11，该第一基板11是为具有至少一驱动单元12于一基底的一第一表面111上，基底为一SOI(Silicon OnInsulator)基底114或一硅基底110；通过硅穿孔TSV制程，于该第一基板11的一第二表面112，产出至少一第二穿孔槽18；沉积至少一第二绝缘层181于该多个第二穿孔槽18内与第一基板11的第二表面112上；沉积至少一第三导电体182于该多个第二穿孔槽18内的该多个第二绝缘层181的表面上；电镀生成至少一第四导电体183于该多个第二穿孔槽18与该多个第三导电体182的表面上；研磨第一基板11的该第二表面112；通过蚀刻部分该第一基板11的该第二表面112，产出一第一腔体131；设置图像化的至少一第一粘着层241与至少一第一导电胶242；提供一第二基板14，该第二基板14为具有至少一控制单元15于该第二基板14的一第三表面141上；通过硅穿孔TSV制程，于该第二基板14的一第四表面142，产出至少一第三穿孔槽19；沉积至少一第三绝缘层191于该多个第三穿孔槽19内与第二基板14的第四表面142上；沉积至少一第五导电体192于该多个第三穿孔槽19内的该多个第三绝缘层191的表面上；通过蚀刻部分该第五导电体192、该第三绝缘层191，以及该第二基板14的该第四表面142，产出一第二腔室单元16；通过至少一接合物质24，将该第一基板11的该第二表面112与该第二基板14的该第四表面142相互接合，以及该第一基板11的该多个第二穿孔槽18与该第二基板14的该多个第三穿孔槽19相互封装接合；以及封装接合后，产出一第二腔体132。
如步骤S211以及图3A所示，提供一第一基板11，第一基板11具有一第一表面111以及一第二表面112。第一基板11为具有至少一驱动单元12于一SOI(Silicon On Insulator)基底114的一第一表面111上。
驱动单元12包含：一第一二氧化硅层121、一第一氮化硅层122、一第一下电极层123、一压电层124、一第一上电极层125、至少一阻绝层126、至少一配电层127、至少一电极层128。第一二氧化硅层121、第一氮化硅层122、第一下电极层123、压电层124、第一上电极层125、阻绝层126、配电层127、电极层128皆经图像化后，依序制成于SOI基底114的第一表面111上。值得注意的是，于本案第二实施例中，第一下电极层123、压电层124、第一上电极层125的面积可依设计需求而调整，但不以此为限，于其他实施例中，第一下电极层123、压电层124、第一上电极层125的面积亦可依设计需求而增减。第一下电极层123的材料可以是钛加白金(Ti/Pt)。第一上电极层125的材料可以是氮化钛(TiN)。阻绝层126的材料可以是二氧化硅(SiO2)。配电层127的材料可以是氮化钛(TiN)。电极层128的材料可以是铝铜合金(AlCu)。
如步骤S214以及图3B所示，通过硅穿孔TSV制程，于第一基板11的第二表面112，产出至少一第二穿孔槽18。第二穿孔槽18是贯穿直到露出配电层127为止。值得注意的是，于本案第二实施例中，第二穿孔槽18的数量为三个，但不以此为限，于其他实施例中，第二穿孔槽18的数量亦可依设计需求而调整。
如步骤S215以及图3C所示，沉积至少一第二绝缘层181于第二穿孔槽18内与第一基板11的第二表面112上。并通过干式蚀刻蚀刻第二穿孔槽18底部，直到露出配电层127。第二绝缘层181的材料可以是一二氧化硅(SiO2)。
如步骤S216、步骤S217以及图3D所示，沉积至少一第三导电体182于第二穿孔槽18内与第二绝缘层181的表面上。并且以电镀生成至少一第四导电体183于第二穿孔槽18内的第三导电体182的表面上。第三导电体182的材料可以是一氮化钛(TiN)。第四导电体183的材料可以是一铜(Cu)。
如步骤S218以及图3E所示，研磨第一基板11的第二表面112，使得于第二穿孔槽18内的第二绝缘层181、第三导电体182、第四导电体183于第一基板11的第二表面112切齐于同一平面。值得注意的是，于本案第二实施例中，研磨的深度可依设计需求而调整。
如步骤S221以及图3F所示，通过蚀刻部分第一基板11的第二表面112，产出一第一腔体131。图3F内的图A的虚线方框是图3E的虚线方框的局部图，是用以说明利用SOI基底114产出第一腔体131的过程。于图A开始，是使用第一基板11(SOI基底114)。于图B是采用第一次蚀刻，蚀刻部分第一基板11的上部、中部与下部。于图C是采用第二次蚀刻，蚀刻范围以第一基板11的上部为主。于图D是沉积一第二绝缘层181，覆盖于第一基板11的表面。于图E是蚀刻部分的第二绝缘层181，以蚀刻中部与底部的第二绝缘层181为主。于图F是蚀刻未被第二绝缘层181所保护的第一基板11，产出第一腔体131。于图G是将第一腔体131旁的第二绝缘层181蚀刻去除掉，即完成产出第一腔体131。
如步骤S222以及图3G所示，设置(黄光光刻定义的)图像化的至少一第一粘着层241与至少一第一导电胶242，于第一基板11的第二表面112上。值得注意的是，于本案第二实施例中，第一粘着层241、第一导电胶242的图像化，可视其实际需求而调整，第一粘着层241是以粘着为目的，第一导电胶242是以传递电性与粘着为目的，但不以此为限，于其他实施例中，第一粘着层241、第一导电胶242可依设计需求而对应调整。
如步骤S230以及图3H所示，提供一第二基板14，第二基板14具有一第三表面141以及一第四表面142。第二基板14为具有至少一控制单元15于该第二基板14的一第三表面141上。控制单元15包含：至少一控制元件151、至少一布线层152、至少一保护层153。控制单元15可以是一金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)元件。布线层152为MOSFET元件的电性连接方式，并以保护层153避免布线层152电性连接相互短路，导致控制单元15无法正常作动。
如步骤S237步骤S238、以及图3I所示，通过硅穿孔TSV制程，于第二基板14的第四表面142，产出至少一第三穿孔槽19。值得注意的是，于本案第二实施例中，第三穿孔槽19的数量为三个，但不以此为限，于其他实施例中，第三穿孔槽19的数量亦可依设计需求而调整。沉积至少一第三绝缘层191于第三穿孔槽19内与第二基板14的第四表面142上。并通过蚀刻制程，去除第三穿孔槽19底部的控制单元15的保护层153，以利后续制程。第三绝缘层191的材料可以是一二氧化硅(SiO2)。
如步骤S239以及图3J所示，沉积至少一第五导电体192于第三穿孔槽19内的第三绝缘层191的表面上。第五导电体192的材料可以是一氮化钛(TiN)。
如步骤S240以及图3K所示，通过蚀刻部分第五导电体192、第三绝缘层191，以及第二基板14的第四表面142，产出一第二腔室单元16。第二腔室单元16包含：一第三腔体161、一流体流道162、一喷孔163。值得注意的是，于本案第二实施例中，第三腔体161的体积可依设计需求而调整，但不以此为限，于其他实施例中，第三腔体161的体积亦可依设计需求而增减。另外，值得注意的是，于本案第二实施例中，流体流道162的流道宽度、喷孔163的孔径可依设计需求而调整，但不以此为限，于其他实施例中，流体流道162的流道宽度、喷孔163的孔径亦可依设计需求而增减。
如步骤S251、步骤S252以及图3L所示，通过至少一接合物质24，将第一基板11的第二表面112与第二基板14的第四表面142相互接合，以及第一基板11的些第二穿孔槽18与第二基板14的第三穿孔槽19相互封装接合。接合物质24为第一粘着层241与第一导电胶242。值得注意的是，于本案第二实施例中，第一粘着层241、第一导电胶242的图像化，可视其实际需求而调整，第一粘着层241是以粘着为目的，第一导电胶242是以传递电性与粘着为目的，但不以此为限，于其他实施例中，第一粘着层241、第一导电胶242可依设计需求而对应调整。封装接合后，产出一第二腔体132，即完成第二实施例的第一态样的异质整合芯片2100。如图3M所示，为第二实施例的第二态样的完成图，此态样的异质整合芯片2200与第二实施例的第一态样异质整合芯片2100的主要差异在于第五导电体192、第一导电胶242重布线路(Redistribution)，使电极层128可布局在更适当的位置，以利打线。
请参阅图1D至图1E以及图4A至图4M，于本案第三实施例中，将说明本案一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：提供一第一基板11，该第一基板11为具有至少一驱动单元12于一硅基底110的一第一表面111上；通过硅穿孔TSV制程，于该第一基板11的一第二表面112，产出至少一第二穿孔槽18；沉积至少一第二绝缘层181于该多个第二穿孔槽18内与第一基板11的一第二表面112上；沉积至少一第三导电体182于该多个第二穿孔槽18内与该多个第二绝缘层181的表面上；电镀生成至少一第四导电体183于该多个第二穿孔槽18内的该多个第三导电体182的表面上；通过蚀刻部分该第一基板11的该第二表面112，产出一第一腔体131；设置图像化的至少一第一粘着层241与至少一第一导电胶242；提供一第二基板14，该第二基板14为具有至少一控制单元15于该第二基板14的一第三表面141上；通过硅穿孔TSV制程，于该第二基板14的一第四表面142，产出至少一第三穿孔槽19；沉积至少一第三绝缘层191于该多个第三穿孔槽19内与第二基板14的第四表面142；沉积至少一第五导电体192于该多个第三穿孔槽19内的该多个第三绝缘层191的表面上；通过蚀刻部分该第五导电体192、该第三绝缘层191，以及该第二基板14的该第四表面142，产出一第二腔室单元16；通过至少一接合物质24，将该第一基板11的该第二表面112与该第二基板14的该第四表面142相互接合，以及该第一基板11的该多个第二穿孔槽18与该第二基板14的该多个第三穿孔槽19相互封装接合；以及封装接合后，产出一第二腔体132。
如步骤S310以及图4A所示，提供一第一基板11，第一基板11具有一第一表面111以及一第二表面112。第一基板11为具有至少一驱动单元12于一硅基底110的一第一表面111上。
驱动单元12包含：一第一二氧化硅层121、一第一氮化硅层122、一第一下电极层123、一压电层124、一第一上电极层125、至少一阻绝层126、至少一配电层127、至少一电极层128。第一二氧化硅层121、第一氮化硅层122、第一下电极层123、压电层124、第一上电极层125、阻绝层126、配电层127、电极层128皆经图像化后，依序制程于SOI基底114的第一表面111上。值得注意的是，于本案第三实施例中，第一下电极层123、压电层124、第一上电极层125的面积可依设计需求而调整，但不以此为限，于其他实施例中，第一下电极层123、压电层124、第一上电极层125的面积亦可依设计需求而增减。第一下电极层123的材料可以是钛加白金(Ti/Pt)。第一上电极层125的材料可以是氮化钛(TiN)。阻绝层126的材料可以是二氧化硅(SiO2)。配电层127的材料可以是氮化钛(TiN)。电极层128的材料可以是铝铜合金(AlCu)。
如步骤S314以及图4B所示，通过硅穿孔TSV制程，于第一基板11的一第二表面112，产出至少一第二穿孔槽18。第二穿孔槽18是贯穿直到第一基板11的第一二氧化硅层121为止。值得注意的是，于本案第三实施例中，第二穿孔槽18的数量为三个，但不以此为限，于其他实施例中，第二穿孔槽18的数量亦可依设计需求而调整。
如步骤S315以及图4C所示，沉积至少一第二绝缘层181于第二穿孔槽18内与第一基板11的一第二表面112。并通过干式蚀刻蚀刻第二穿孔槽18底部，直到露出配电层127。第二绝缘层181的材料可以是一二氧化硅(SiO2)。
如步骤S316、步骤S317以及图4D所示，沉积至少一第三导电体182于第二穿孔槽18内与第二绝缘层181的表面上。并且以电镀生成至少一第四导电体183于第二穿孔槽18内的第三导电体182的表面上。第三导电体182的材料可以是一氮化钛(TiN)。第四导电体183的材料可以是一铜(Cu)。
如步骤S321以及图4E所示，通过蚀刻部分第一基板11的第二表面112，产出一第一腔体131。值得注意的是，于本案第三实施例中，第一腔体131的体积可依设计需求而调整，但不以此为限，于其他实施例中，第一腔体131的体积亦可依设计需求而增减。
如步骤S322以及图4F所示，设置(黄光光刻定义的)图像化的至少一第一粘着层241与至少一第一导电胶242，于第一基板11的第二表面112上。值得注意的是，于本案第三实施例中，第一粘着层241、第一导电胶242的图像化，可视其实际需求而调整，第一粘着层241是以粘着为目的，第一导电胶242是以传递电性与粘着为目的，但不以此为限，于其他实施例中，第一粘着层241、第一导电胶242可依设计需求而对应调整。
如步骤S330以及图4G所示，提供一第二基板14，第二基板14具有一第三表面141以及一第四表面142。第二基板14为具有至少一控制单元15于该第二基板14的一第三表面141上控制单元15包含：至少一控制元件151、至少一布线层152、至少一保护层153。控制单元15可以是一金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)元件。布线层152为MOSFET元件的电性连接方式，并以保护层153避免布线层152电性连接相互短路，导致控制单元15无法正常作动。
如步骤S337以及图4H所示，通过蚀刻与硅穿孔TSV制程，于第二基板14的第四表面142，产出至少一第三穿孔槽19。值得注意的是，于本案第三实施例中，第三穿孔槽19的数量为三个，但不以此为限，于其他实施例中，第三穿孔槽19的数量亦可依设计需求而调整。
如步骤S338以及图4I所示，沉积至少一第三绝缘层191于第三穿孔槽19内与第二基板14的第四表面142上。并通过蚀刻制程，去除第三穿孔槽19底部的控制单元15的保护层153，以利后续制程。第三绝缘层191的材料可以是一二氧化硅(SiO2)。
如步骤S339以及图4J所示，沉积至少一第五导电体192于第三穿孔槽19内与第三绝缘层191的表面上。第五导电体192的材料可以是一氮化钛(TiN)。
如步骤S340以及图4K所示，通过蚀刻部分第五导电体192、第三绝缘层191，以及第二基板14的第四表面142，产出一第二腔室单元16。第二腔室单元16包含：一第三腔体161、一流体流道162、一喷孔163。值得注意的是，于本案第三实施例中，第三腔体161的体积可依设计需求而调整，但不以此为限，于其他实施例中，第三腔体161的体积亦可依设计需求而增减。另外，值得注意的是，于本案第三实施例中，流体流道162的流道宽度、喷孔163的孔径可依设计需求而调整，但不以此为限，于其他实施例中，流体流道162的流道宽度、喷孔163的孔径亦可依设计需求而增减。
如步骤S351、步骤S352以及图4L所示，通过至少一接合物质24，将第一基板11的第二表面112与第二基板14的第四表面142相互接合，以及第一基板11的第二穿孔槽18与第二基板14的第三穿孔槽19相互封装接合。接合物质24为第一粘着层241与第一导电胶242。值得注意的是，于本案第三实施例中，第一粘着层241、第一导电胶242的图像化，可视其实际需求而调整，第一粘着层241是以粘着为目的，第一导电胶242是以传递电性与粘着为目的，但不以此为限，于其他实施例中，第一粘着层241、第一导电胶242可依设计需求而对应调整。封装接合后，产出一第二腔体132，即完成第三实施例第一态样的异质整合芯片3100。如图4M所示，为第三实施例第二态样的完成图，此态样的异质整合芯片3200与第三实施例第一态样的异质整合芯片3100的主要差异在于第六区域193的差异，通过第六区域193的设计，可以视异质整合芯片的制造所需，加以变化，其变化可以不填充、填充导电物质、喷入导电墨水……等。第六区域193的材料可以是一铜(Cu)或是一聚合物(polymer)或是不填充。
综上所述，本案提供一种微流体致动器的异质整合芯片的制造方法，使用微机电半导体制程，并辅以硅穿孔(TSV)封装技术制作而成，微流体致动器与控制元件在相对两面，并且可借由控制微流体致动器的芯片整合来达成流体输送目的，极具产业的利用价值，依法提出申请。
本案得由熟习此技术的人士任施匠思而为诸般修饰，然皆不脱如附申请专利范围所欲保护者。

Claims (15)

1.一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：
提供一第一基板，该第一基板为具有至少一驱动单元于一硅基底的一第一表面上；
通过蚀刻部分该第一基板的一第二表面，产出一第一腔室单元；
提供一第二基板，该第二基板为具有至少一控制单元于该第二基板的一第三表面上；
通过蚀刻部分该第二基板的一第四表面，产出一第二腔室单元；
通过晶圆封装制程，执行一面接合，将该第一基板的该第二表面与该第二基板的该第四表面相互接合；
通过硅穿孔TSV制程，产出至少一第一穿孔槽；
沉积至少一第一绝缘层于该多个第一穿孔槽内；以及
沉积至少一第一导电体于该多个第一穿孔槽内与该第二基板的电极连接，该多个第一导电体为一导电金属。
2.如权利要求1所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该驱动单元包含：一第一二氧化硅层、一第一氮化硅层、一第一下电极层、一压电层、一第一上电极层、至少一阻绝层、至少一配电层。
3.如权利要求1所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该控制单元包含：至少一控制元件、至少一布线层、至少一保护层。
4.如权利要求1所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该第一腔室单元包含：一第一腔体、一第二腔体。
5.如权利要求4所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该第二腔室单元包含：一第三腔体、一流体流道、一喷孔。
6.如权利要求5所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该面接合为卡榫接合或以至少一接合物质接合。
7.如权利要求6所述的微流体致动器的异质整合芯片的制造方法，其特征在于，更包含有以下步骤：填充至少一填充物于该多个第一穿孔槽内，该多个填充物为另一导电金属或一导电墨水。
8.一种微流体致动器的异质整合芯片的制造方法，包含以下步骤：
提供一第一基板，该第一基板为具有至少一驱动单元于一基底的一第一表面上；
通过硅穿孔TSV制程，于该第一基板的一第二表面，产出至少一第二穿孔槽；
沉积至少一第二绝缘层于该多个第二穿孔槽内；
沉积至少一第三导电体于该多个第二穿孔槽内与该多个第二绝缘层的表面上；
电镀生成至少一第四导电体于该多个第二穿孔槽内的该多个第三导电体的表面上；
通过蚀刻部分该第一基板的该第二表面，产出一第一腔体；
设置图像化的至少一第一粘着层与至少一第一导电胶；
提供一第二基板，该第二基板为具有至少一控制单元于该第二基板的一第三表面上；
通过硅穿孔TSV制程，于该第二基板的一第四表面，产出至少一第三穿孔槽；
沉积至少一第三绝缘层于该多个第三穿孔槽内；
沉积至少一第五导电体于该多个第三穿孔槽内与该多个第三绝缘层的表面上；
通过蚀刻部分该第五导电体、该第三绝缘层及该第二基板的该第四表面，产出一第二腔室单元；
通过至少一接合物质，将该第一基板的该第二表面与该第二基板的该第四表面相互接合，以及该第一基板的该多个第二穿孔槽与该第二基板的该多个第三穿孔槽相互封装接合；以及
封装接合后，产出一第二腔体。
9.如权利要求8所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该驱动单元包含：一第一二氧化硅层、一第一氮化硅层、一第一下电极层、一压电层、一第一上电极层、至少一阻绝层、至少一配电层、至少一电极层。
10.如权利要求8所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该控制单元包含：至少一控制元件、至少一布线层、至少一保护层。
11.如权利要求8所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该第二腔室单元包含：一第三腔体、一流体流道、一喷孔。
12.如权利要求11所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该多个物质为该多个第一粘着层与该多个第一导电胶。
13.如权利要求12所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该基底为一SOI基底。
14.如权利要求12所述的微流体致动器的异质整合芯片的制造方法，其特征在于，该基底为一硅基底。
15.如权利要求13所述的微流体致动器的异质整合芯片的制造方法，其特征在于，于该电镀生成该多个第四导电体于该多个第二穿孔槽内的该多个第三导电体的表面上的步骤后，更包含有以下步骤：研磨该第一基板的该第二表面。
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