CN113540068A - 器件堆叠封装结构和器件堆叠封装方法 - Google Patents

器件堆叠封装结构和器件堆叠封装方法 Download PDF

Info

Publication number
CN113540068A
CN113540068A CN202110818423.4A CN202110818423A CN113540068A CN 113540068 A CN113540068 A CN 113540068A CN 202110818423 A CN202110818423 A CN 202110818423A CN 113540068 A CN113540068 A CN 113540068A
Authority
CN
China
Prior art keywords
component
layer
substrate
connection layer
electrical connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110818423.4A
Other languages
English (en)
Inventor
张吉钦
何正鸿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Forehope Electronic Ningbo Co Ltd
Original Assignee
Forehope Electronic Ningbo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Forehope Electronic Ningbo Co Ltd filed Critical Forehope Electronic Ningbo Co Ltd
Priority to CN202110818423.4A priority Critical patent/CN113540068A/zh
Publication of CN113540068A publication Critical patent/CN113540068A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明的实施例提供了一种器件堆叠封装结构和器件堆叠封装方法，涉及半导体封装技术领域，器件堆叠封装结构包括基板、芯片、热塑胶层、第一元器件、电连接层、第二元器件和塑封体，芯片贴装在基板上，热塑胶层设置在基板上并包覆在芯片外，第一元器件设置在热塑胶层上，电连接层设置在基板上，并包覆在热塑胶层和第一元器件外，第二元器件设置在电连接层上，塑封体设置在基板上，并包覆在电连接层和第二元器件外，通过将第一元器件和第二元器件分设在电连接层的上下两侧，实现了第一元器件和第二元器件的二层堆叠，从而减小了占用空间，提高了产品集成度。

Description

器件堆叠封装结构和器件堆叠封装方法
技术领域
本发明涉及半导体封装技术领域，具体而言，涉及一种器件堆叠封装结构和器件堆叠封装方法。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装(Stack-Die)技术或者芯片FOW(flow over wire)叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。
然而，针对半导体封装结构中数量越来越多的功能元器件，目前常规技术还是将其平铺在基板上，随着功能元器件的数量越来越多，其占据结构中大量空间，导致剩余可利用空间变小，不利于产品的小型化。因此，如何缩小芯片与元器件的利用空间，成为行业内急需解决的问题。
发明内容
本发明的目的包括，例如，提供了一种器件堆叠封装结构和器件堆叠封装方法，其能够实现元器件的堆叠，能够降低多个元器件占用的空间，避免封装结构内部空间的浪费，有利于产品的小型化。
本发明的实施例可以这样实现：
第一方面，本发明提供一种器件堆叠封装结构，包括：
基板；
贴装在所述基板上的芯片；
设置在所述基板上，并包覆在所述芯片外的热塑胶层；
设置在所述热塑胶层上的第一元器件；
设置在所述基板上，并包覆在所述热塑胶层和所述第一元器件外的电连接层；
设置在所述电连接层上的第二元器件；
以及，设置在所述基板上，并包覆在所述电连接层和所述第二元器件外的塑封体；
其中，所述第二元器件和所述第一元器件分别对应设置在所述电连接层的上下两侧，且所述第一元器件和所述电连接层电连接，所述第二元器件均与所述电连接层或所述基板电连接，所述电连接层与所述基板电连接。
在可选的实施方式中，所述第一元器件嵌设在所述热塑胶层上，且所述第一元器件的表面与所述热塑胶层的表面相平齐。
在可选的实施方式中，所述电连接层上还开设有导热孔，所述导热孔内填充有导热胶层，所述第一元器件和所述第二元器件对应设置在所述导热孔的两端，并贴装在所述电连接层的表面，所述导热胶层分别连接所述第一元器件和所述第二元器件。
在可选的实施方式中，所述电连接层包括一体设置的凸起部和环绕部，所述凸起部与所述芯片相对应，所述环绕部环设在所述凸起部的四周，并位于所述芯片的周围，所述凸起部相对于所述环绕部凸起设置，所述凸起部和所述环绕部上均设置有所述导热孔，且每个所述导热孔的两端分别设置有所述第一元器件和所述第二元器件。
在可选的实施方式中，所述第一元器件的上侧表面设置有第一导电焊盘，所述第一导电焊盘与所述电连接层的下侧表面连接，所述第一元器件通过所述第一导电焊盘与所述电连接层电连接，所述第二元器件的下侧表面设置有第二导电焊盘，所述第二导电焊盘与所述电连接层的上侧表面连接，所述第二元器件通过所述第二导电焊盘与所述电连接层电连接。
在可选的实施方式中，所述电连接层包括线路层和介电层，所述线路层包覆在所述热塑胶层外，所述介电层包覆在所述线路层外，所述第一元器件贴装在所述线路层上，所述第二元器件贴装在所述介电层上，且所述第二元器件与所述线路层或所述基板电连接。
在可选的实施方式中，所述介电层上设置有导电柱，所述导电柱贯穿所述介电层并与所述线路层连接，所述第二元器件上设置有导电线，所述导电线与所述导电柱连接，以使所述第二元器件与所述线路层电连接。
在可选的实施方式中，所述基板上设置有连接焊盘，所述第二元器件上设置有导电线，所述导电线与所述连接焊盘连接，以使所述第二元器件与所述基板电连接。
在可选的实施方式中，所述基板上设置有基底焊盘，所述电连接层与所述基底焊盘连接，以使所述电连接层与所述基板电连接。
第二方面，本发明提供一种器件堆叠封装方法，包括：
在基板上贴装芯片；
在所述基板上覆胶形成包覆在所述贴装芯片外的热塑胶层；
在所述热塑胶层上设置第一元器件；
在所述基板上布线形成包覆在所述热塑胶层和所述第一元器件外的电连接层；
在所述电连接层上设置第二元器件；
在所述基板上塑封形成包覆在所述电连接层和所述第二元器件外的塑封体；
其中，所述第二元器件和所述第一元器件分别对应设置在所述电连接层的上下两侧，且所述第一元器件和所述电连接层电连接，所述第二元器件均与所述电连接层或所述基板电连接，所述电连接层与所述基板电连接。
本发明实施例的有益效果包括，例如：
本发明实施例提供的器件堆叠封装结构和器件堆叠封装方法，在基板上设置包覆在芯片外的热塑胶层，在热塑胶层上设置第一元器件，然后再在基板上设置包覆在热塑胶层和第一元器件外的电连接层，再在电连接层上设置第二元器件，最后进行塑封，通过将第一元器件和第二元器件分设在电连接层的上下两侧，实现了第一元器件和第二元器件的二层堆叠，从而减小了占用空间，提高了产品集成度。相较于现有技术，本发明提供的器件堆叠封装结构和器件堆叠封装方法，其能够实现元器件的堆叠，并能够降低多个元器件占用的空间，避免封装结构内部空间的浪费，有利于产品的小型化。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的器件堆叠封装结构的整体示意图；
图2为本发明第一实施例提供的器件堆叠封装结构的局部示意图；
图3为本发明第二实施例提供的器件堆叠封装结构的示意图；
图4为本发明第三实施例提供的器件堆叠封装结构的示意图；
图5为本发明第四实施例提供的器件堆叠封装方法的步骤框图；
图6至图11为本发明第四实施例提供的器件堆叠封装方法的工艺流程图。
图标：100-器件堆叠封装结构；110-基板；111-基底焊盘；113-连接焊盘；120-芯片；130-热塑胶层；140-第一元器件；141-第一导电焊盘；150-电连接层；151-导热胶层；153-凸起部；155-环绕部；157-线路层；158-导电柱；159-介电层；160-第二元器件；161-第二导电焊盘；163-导电线；170-塑封体；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有技术中，针对元器件，通常是采用平铺的方式设置在基板上，其通常需要较多的空间进行贴装，随着功能元器件的数量越来越多，其占据了封装结构中的大量空间，导致剩余可利用空间变小，或者增大了封装尺寸，这不利于产品的小型化。即现有的封装结构，针对元器件的集成度较低。此外，传统元器件与基板贴装时，与基板的底部间隙较少，基板上的被动元器件焊盘设计以及锡膏厚度参数配备不合理，容易导致被动元器件在回流后存在底部锡桥接问题。
为了解决上述问题，本发明提供了一种器件堆叠封装结构，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1和图2，本实施例提供了一种器件堆叠封装结构100，其能够实现元器件的堆叠，并且能够降低多个元器件占用的空间，避免了封装结构内部空间的浪费，有利于产品的小型化。
本实施例提供的器件堆叠封装结构100，包括基板110、芯片120、热塑胶层130、第一元器件140、电连接层150、第二元器件160和塑封体170，芯片120贴装在基板110上，热塑胶层130设置在基板110上并包覆在芯片120外，第一元器件140设置在热塑胶层130上，电连接层150设置在基板110上，并包覆在热塑胶层130和第一元器件140外，第二元器件160设置在电连接层150上，塑封体170设置在基板110上，并包覆在电连接层150和第二元器件160外，其中，第二元器件160和第一元器件140分别对应设置在电连接层150的上下两侧，且第一元器件140和电连接层150电连接，第二元器件160与电连接层150或基板110电连接，电连接层150与基板110电连接。在本实施例中，第二元器件160与电连接层150电连接。
在本实施例中，第一元器件140和第二元器件160均为被动元器件，而非芯片类，本实施例中第一元器件140和第二元器件160可以采用例如电感、电容、电阻等被动元器件，其尺寸等规格根据设计需求选择。同时，热塑胶层130完全包覆在芯片120外，起到对芯片120的保护作用。在实际制备时，在基板110上贴装芯片120，并在基板110上设置包覆在芯片120外的热塑胶层130，在热塑胶层130上设置第一元器件140，然后再在基板110上设置电连接层150，并使得电连接层150与第一元器件140实现电连接，再在电连接层150上设置第二元器件160，第二元器件160可以与电连接层150实现电连接，最后进行塑封，通过将第一元器件140和第二元器件160分设在电连接层150的上下两侧，实现了第一元器件140和第二元器件160的二层堆叠，从而减小了占用空间，提高了产品集成度。
需要说明的是，本实施例中第一元器件140贴装在电连接层150的下侧表面，第二元器件160贴装在电连接层150的上侧表面，且第一元器件140和第二元器件160均与电连接层150实现电连接，电连接层150同时与基板110实现电连接，进而实现了第一元器件140和第二元器件160与基板110电连接，保证第一元器件140和第二元器件160能够正常工作。
在本实施例中，第一元器件140嵌设在热塑胶层130上，且第一元器件140的表面与热塑胶层130的表面相平齐。具体地，热塑胶层130可以通过真空覆膜机将胶层包覆在芯片120表面形成，且热塑胶层130的边缘限定于基板110上的贴装区域，其中热塑胶层130为热塑性胶，例如聚乙烯、聚丙烯、聚氯乙烯、相关聚合物等的高分子材料。在设置第一元器件140时，可通过热压焊工艺，利用热压贴片机台上的焊头以及轨道加热基板110，使得热塑胶加热软化后，热压第一元器件140贴装在热塑胶层130的上方，冷却固化后第一元器件140即被热塑胶层130包覆，且第一元器件140的表面漏出，使得第一元器件140能够嵌设在热塑胶层130的表面，完成了第一元器件140的贴装。
需要说明的是，此处将第一元器件140通过热压工艺贴装，能够使得第一元器件140的表面与热塑胶层130的表面相平齐，进而方便后续形成的电连接层150保持平齐，有利于形成电连接层150。此外，本实施例中热塑胶层130的厚度应大于第一元器件140的厚度，以方便第一元器件140能够嵌设在热塑胶层130上。
在本实施例中，电连接层150上还开设有导热孔，导热孔内填充有导热胶层151，第一元器件140和第二元器件160对应设置在导热孔的两端，并贴装在电连接层150的表面，导热胶层151分别连接第一元器件140和第二元器件160。具体地，电连接层150包括RDL布线层，其可以通过曝光显影的方式形成，即将第一元器件140周围的RDL布线完成，漏出中间区域，然后填充导热胶体，形成导热胶层151，然后再在RDL线路上贴装第二元器件160，完成第一元器件140和第二元器件160的固定。
需要说明的是，本实施例中通过开设导热孔，并填充导热胶层151，利用RDL布线连接实现电性相连。并且第一元器件140嵌入热塑胶层130，其底部陷入热塑胶层，无间隙，能够有效解决底部桥接问题，避免常规技术中因焊盘设计以及锡膏厚度参数配备不合理，容易导致被动元器件在回流后存在底部锡桥接的问题。同时，第二元器件160的底部也陷入到导热胶层151中，使得第二元器件160的底部也无间隙，解决第二元器件160的底部填充间隙的问题，避免第二元器件160也出现底部桥接问题。
在本实施例中，在将第一元器件140嵌设在热塑胶层130上之后，利用光罩将预定的RDL布线层位置遮住而未得到曝光，然后通过显影工艺，利用显影液以喷洒的方式来去除未曝光区域，漏出RDL布线层位置，形成凹槽，然后再次利用曝光显影技术，在凹槽处完成RDL布线。其中导热孔可以在曝光显影过程中一并成型。同时可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的一种制备得到RDL布线层，然后再在RDL线路上贴装元器件，通过在第一元器件140表面填充导热胶体，导热胶体与第二元器件160接触，达到贴装的第一元器件140和第二元器件160之间的固定，其中第一元器件140和第二元器件160均通过RDL线路实现线路相连接。
需要说明的是，本实施例中的导热胶层151可以是导热胶，也可以是混合有导热颗粒的胶体，能够起到导热作用，提升整体的散热作用，并且导热胶层151为不导电胶层，能够避免短路。
在本实施例中，基板110上设置有基底焊盘111，电连接层150与基底焊盘111连接，以使电连接层150与基板110电连接。具体地，基底焊盘111与基板110上的布线层电连接，在形成电连接层150时，RDL布线层的底部与基底焊盘111连接，可以完成RDL布线层的线路相连。当然，在本发明其他较佳的实施例中，电连接层150与基板110之间也可以通过打线的方式实现电连。
需要说明的是，基板110上的基底焊盘111还用于圈定基板110的贴装区域，即基底焊盘111内部即基板110的贴装区域，在该贴装区域内完成芯片120的贴装。
在本实施例中，电连接层150包括一体设置的凸起部153和环绕部155，凸起部153与芯片120相对应，环绕部155环设在凸起部153的四周，并位于芯片120的周围，凸起部153相对于环绕部155凸起设置，凸起部153和环绕部155上均设置有导热孔，且每个导热孔的两端分别设置有第一元器件140和第二元器件160。具体地，凸起部153上可以设置有多个导热孔，同时环绕部155上也可以设置有多个导热孔，并且每个导热孔的两端分别设置有第一元器件140和第二元器件160，从而能够在电连接层150的两侧分别设置多个第一元器件140和第二元器件160，从而进一步提升元器件的集成度，有利于产品的小型化。
在本实施例中，凸起部153和环绕部155可以形成阶梯状结构，也可以形成凸字形结构，利用该结构，能够进一步提高元器件的贴装空间。当凸起部153和环绕部155形成阶梯状结构时，其阶梯面的层数不做限定，本实施例中以两层结构为例进行说明。
在本实施例中，第一元器件140的上侧表面设置有第一导电焊盘141，第一导电焊盘141与电连接层150的下侧表面连接，第一元器件140通过第一导电焊盘141与电连接层150电连接，第二元器件160的下侧表面设置有第二导电焊盘161，第二导电焊盘161与电连接层150的上侧表面连接，第二元器件160通过第二导电焊盘161与电连接层150电连接。具体地，第一元器件140和第二元器件160均通过倒装的形式与电连接层150实现电连接，并且第一元器件140上的第一导电焊盘141位于其边缘位置，第二元器件160上的第二导电焊盘161也位于其边缘位置，使得第一元器件140的中间位置和第二元器件160的中间位置供导热胶层151贴合。同时，电连接层150的上侧表面和下侧表面分别设置有导热焊盘，以供第一导电焊盘141和第二导电焊盘161固连。
在本实施例中，芯片120通过倒装的方式贴装在基板110上，具体地，芯片120的底部设置有连接凸点，基板110的贴装区域设置有凸点焊盘，连接凸点焊接固定在凸点焊盘上，完成芯片120的固定以及芯片120与基板110之间的电连接。当然，此处芯片120也可以通过正装的方式完成贴装，并通过打线的方式实现与基板110之间的电连接，在正装情况下，热塑胶层130需要完全覆盖芯片120和打线。
在本实施例中，基板110的下部还设置有锡球，锡球与基板110内的布线层电连接，从而实现了封装结构的固定以及与其他设备的电连接。
综上所述，本实施例提供了一种器件堆叠封装结构100，在基板110上设置包覆在芯片120外的热塑胶层130，在热塑胶层130上设置第一元器件140，然后再在基板110上设置包覆在热塑胶层130和第一元器件140外的电连接层150，再在电连接层150上设置第二元器件160，最后进行塑封，通过将第一元器件140和第二元器件160分设在电连接层150的上下两侧，实现了第一元器件140和第二元器件160的二层堆叠，从而减小了占用空间，提高了产品集成度。同时通过设置导热孔，填充导热胶层151，提升器件的导热散热效果。
第二实施例
参见图3，本实施例提供了一种器件堆叠封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，器件堆叠封装结构100包括基板110、芯片120、热塑胶层130、第一元器件140、电连接层150、第二元器件160和塑封体170，芯片120贴装在基板110上，热塑胶层130设置在基板110上并包覆在芯片120外，第一元器件140设置在热塑胶层130上，电连接层150设置在基板110上，并包覆在热塑胶层130和第一元器件140外，第二元器件160设置在电连接层150上，塑封体170设置在基板110上，并包覆在电连接层150和第二元器件160外，其中，第二元器件160和第一元器件140分别对应设置在电连接层150的上下两侧，且第一元器件140和电连接层150电连接，第二元器件160与电连接层150或基板110电连接，电连接层150与基板110电连接。在本实施例中，第二元器件160与电连接层150电连接。
在本实施例中，电连接层150包括线路层157和介电层159，线路层157包覆在热塑胶层130外，介电层159包覆在线路层157外，第一元器件140贴装在线路层157上，第二元器件160贴装在介电层159上，且第二元器件160与线路层157电连接。具体地，线路层157内具有RDL布线结构，介电层159为绝缘材料，例如胺类固化环氧化物材料、环氧化物高分子、聚酰亚胺等等，通过设置介电层159，能够更好地防止漏电现象，同时能够起到对线路层157的保护作用。
需要说明的是，本实施例中线路层157的形成过程与第一实施例中RDL布线层的形成过程一致，在此不再赘述。在形成线路层157后，可通过涂覆的方式在线路层157的表面形成介电层159。
在本实施例中，介电层159上设置有导电柱158，导电柱158贯穿介电层159并与线路层157连接，第二元器件160上设置有导电线163，导电线163与导电柱158连接，以使第二元器件160与线路层157电连接。具体地，在涂覆形成介电层159后，可以在介电层159的表面通过激光开孔的方式形成导电孔，导电孔需延伸至下方的线路层157，然后在导电孔内溅射金属形成导电柱158，最后在导电柱158的表面设置焊盘，方便导电线163与导电柱158连接。
需要说明的是，本实施例中导电柱158为金属柱，例如铜柱，可以通过溅射金属的方式形成，可以通过电镀的方式形成，此处不作具体限定。
在本实施例中，多个第二元器件160也可以通过不同的连接方式实现电连接，例如，其中的部分第二元器件160也可以通过打线的方式直接与基板110实现电连接，具体可参考第三实施例中的相关描述，在此不再过多介绍。
本实施例提供的器件堆叠封装结构100，通过设置介电层159，能够起到对线路层157的保护作用，并且能够防止漏电。
第三实施例
参见图4，本实施例提供了一种器件堆叠封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
器件堆叠封装结构100包括基板110、芯片120、热塑胶层130、第一元器件140、电连接层150、第二元器件160和塑封体170，芯片120贴装在基板110上，热塑胶层130设置在基板110上并包覆在芯片120外，第一元器件140设置在热塑胶层130上，电连接层150设置在基板110上，并包覆在热塑胶层130和第一元器件140外，第二元器件160设置在电连接层150上，塑封体170设置在基板110上，并包覆在电连接层150和第二元器件160外，其中，第二元器件160和第一元器件140分别对应设置在电连接层150的上下两侧，且第一元器件140和电连接层150电连接，第二元器件160与电连接层150或基板110电连接，电连接层150与基板110电连接。在本实施例中，第二元器件160与基板110电连接。
在本实施例中，基板110上设置有连接焊盘113，第二元器件160上设置有导电线163，导电线163与连接焊盘113连接，以使第二元器件160与基板110电连接。具体地，通过打线的方式，使得第二元器件160能够与基板110实现电连接。优选地，当第二元器件160为多个时，可以将相邻的第二元器件160通过导电线163连接，并将其中一个第二元器件160与基板110通过导电线163连接，即实现了所有第二元器件160的电连。
本实施例中提供的器件堆叠封装结构100，通过打线方式实现第二元器件160的电连接，避免了在电连接层150上额外设置布线焊盘，简化了工艺过程。
第四实施例
参见图5，本实施例提供了一种器件堆叠封装方法，用于制备如第一实施例、第二实施例或第三实施例提供的器件堆叠封装结构100，该方法包括以下步骤：
S1：在基板110上贴装芯片120。
结合参见图6，具体地，提供一基板110，基板110上设置有基底焊盘111，基底焊盘111用于圈定其贴装区域，将芯片120倒装设置在基板110上，实现芯片120与基板110之间的电连接。
S2：在基板110上覆胶形成包覆在贴装芯片120外的热塑胶层130。
结合参见图7，具体地，通过真空覆膜机将胶层包覆在芯片120的表面，使得其边缘限定于基板110上的基底焊盘111区域，固化后形成热塑胶层130，其中热塑胶层130的材料为热塑性胶，例如聚乙烯、聚丙烯、聚氯乙烯、以及相关聚合物等的高分子材料。
在本实施例中，热塑胶层130呈凸起状，并能够完全覆盖在芯片120上。
S3：在热塑胶层130上设置第一元器件140。
结合参见图8，具体地，可通过热压焊工艺，利用热压贴片机台上的焊头以及轨道加热基板110，使得热塑胶加热软化后，热压第一元器件140贴装在热塑胶层130的上方，冷却固化后第一元器件140即被热塑胶层130包覆，且第一元器件140的表面漏出，使得第一元器件140能够嵌设在热塑胶层130的表面，完成了第一元器件140的贴装。
S4：在基板110上布线形成包覆在热塑胶层130和第一元器件140外的电连接层150。
结合参见图9，具体地，在将第一元器件140嵌设在热塑胶层130上之后，利用光罩将预定的RDL布线层位置遮住而未得到曝光，然后通过显影工艺，利用显影液以喷洒的方式来去除未曝光区域，漏出RDL布线层位置，形成凹槽，然后再次利用曝光显影技术，在凹槽处完成RDL布线。其中导热孔可以在曝光显影过程中一并成型。同时可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的一种制备得到RDL布线层。
需要说明的是，在制备如第二实施例提供的器件堆叠封装结构100时，需要形成线路层157和介电层159，其中线路层157的制备方法与上述RDL布线层一致，介电层159涂覆形成在线路层157上，起到保护线路层157的作用。
S5：在电连接层150上设置第二元器件160。
结合参见图10，具体地，在形成电连接层150后，再在RDL线路上贴装第二元器件160，通过在第一元器件140表面填充导热胶体，导热胶体与第二元器件160接触，达到贴装的第一元器件140和第二元器件160之间的固定，其中第一元器件140和第二元器件160均通过RDL线路实现线路相连接。
S6：在基板110上塑封形成包覆在电连接层150和第二元器件160外的塑封体170。
结合参见图11，具体地，通过塑封工艺，将连接好的结构，利用塑封料保护起来，再次通过植球工艺，在基板110背面植锡球后，通过切割工艺，将产品切割成单颗，完成制成。
在本实施例中，第二元器件160和第一元器件140分别对应设置在电连接层150的上下两侧，且第一元器件140和电连接层150电连接，第二元器件160均与电连接层150或基板110电连接，电连接层150与基板110电连接。
本发明实施例提供的器件堆叠封装方法，在基板110上设置包覆在芯片120外的热塑胶层130，在热塑胶层130上设置第一元器件140，然后再在基板110上设置包覆在热塑胶层130和第一元器件140外的电连接层150，再在电连接层150上设置第二元器件160，最后进行塑封，通过将第一元器件140和第二元器件160分设在电连接层150的上下两侧，实现了第一元器件140和第二元器件160的二层堆叠，从而减小了占用空间，提高了产品集成度。相较于现有技术，本发明提供的器件堆叠封装结构100和器件堆叠封装方法，其能够实现元器件的堆叠，并能够降低多个元器件占用的空间，避免封装结构内部空间的浪费，有利于产品的小型化。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种器件堆叠封装结构，其特征在于，包括：
基板；
贴装在所述基板上的芯片；
设置在所述基板上，并包覆在所述芯片外的热塑胶层；
设置在所述热塑胶层上的第一元器件；
设置在所述基板上，并包覆在所述热塑胶层和所述第一元器件外的电连接层；
设置在所述电连接层上的第二元器件；
以及，设置在所述基板上，并包覆在所述电连接层和所述第二元器件外的塑封体；
其中，所述第二元器件和所述第一元器件分别对应设置在所述电连接层的上下两侧，且所述第一元器件和所述电连接层电连接，所述第二元器件与所述电连接层或所述基板电连接，所述电连接层与所述基板电连接。
2.根据权利要求1所述的器件堆叠封装结构，其特征在于，所述第一元器件嵌设在所述热塑胶层上，且所述第一元器件的表面与所述热塑胶层的表面相平齐。
3.根据权利要求1或2所述的器件堆叠封装结构，其特征在于，所述电连接层上还开设有导热孔，所述导热孔内填充有导热胶层，所述第一元器件和所述第二元器件对应设置在所述导热孔的两端，并贴装在所述电连接层的表面，所述导热胶层分别连接所述第一元器件和所述第二元器件。
4.根据权利要求3所述的器件堆叠封装结构，其特征在于，所述电连接层包括一体设置的凸起部和环绕部，所述凸起部与所述芯片相对应，所述环绕部环设在所述凸起部的四周，并位于所述芯片的周围，所述凸起部相对于所述环绕部凸起设置，所述凸起部和所述环绕部上均设置有所述导热孔，且每个所述导热孔的两端分别设置有所述第一元器件和所述第二元器件。
5.根据权利要求1所述的器件堆叠封装结构，其特征在于，所述第一元器件的上侧表面设置有第一导电焊盘，所述第一导电焊盘与所述电连接层的下侧表面连接，所述第一元器件通过所述第一导电焊盘与所述电连接层电连接，所述第二元器件的下侧表面设置有第二导电焊盘，所述第二导电焊盘与所述电连接层的上侧表面连接，所述第二元器件通过所述第二导电焊盘与所述电连接层电连接。
6.根据权利要求1所述的器件堆叠封装结构，其特征在于，所述电连接层包括线路层和介电层，所述线路层包覆在所述热塑胶层外，所述介电层包覆在所述线路层外，所述第一元器件贴装在所述线路层上，所述第二元器件贴装在所述介电层上，且所述第二元器件与所述线路层或所述基板电连接。
7.根据权利要求6所述的器件堆叠封装结构，其特征在于，所述介电层上设置有导电柱，所述导电柱贯穿所述介电层并与所述线路层连接，所述第二元器件上设置有导电线，所述导电线与所述导电柱连接，以使所述第二元器件与所述线路层电连接。
8.根据权利要求1或6所述的器件堆叠封装结构，其特征在于，所述基板上设置有连接焊盘，所述第二元器件上设置有导电线，所述导电线与所述连接焊盘连接，以使所述第二元器件与所述基板电连接。
9.根据权利要求1所述的器件堆叠封装结构，其特征在于，所述基板上设置有基底焊盘，所述电连接层与所述基底焊盘连接，以使所述电连接层与所述基板电连接。
10.一种器件堆叠封装方法，其特征在于，包括：
在基板上贴装芯片；
在所述基板上覆胶形成包覆在所述芯片外的热塑胶层；
在所述热塑胶层上设置第一元器件；
在所述基板上布线形成包覆在所述热塑胶层和所述第一元器件外的电连接层；
在所述电连接层上设置第二元器件；
在所述基板上塑封形成包覆在所述电连接层和所述第二元器件外的塑封体；
其中，所述第二元器件和所述第一元器件分别对应设置在所述电连接层的上下两侧，且所述第一元器件和所述电连接层电连接，所述第二元器件均与所述电连接层或所述基板电连接，所述电连接层与所述基板电连接。
CN202110818423.4A 2021-07-20 2021-07-20 器件堆叠封装结构和器件堆叠封装方法 Pending CN113540068A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110818423.4A CN113540068A (zh) 2021-07-20 2021-07-20 器件堆叠封装结构和器件堆叠封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110818423.4A CN113540068A (zh) 2021-07-20 2021-07-20 器件堆叠封装结构和器件堆叠封装方法

Publications (1)

Publication Number Publication Date
CN113540068A true CN113540068A (zh) 2021-10-22

Family

ID=78100371

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110818423.4A Pending CN113540068A (zh) 2021-07-20 2021-07-20 器件堆叠封装结构和器件堆叠封装方法

Country Status (1)

Country Link
CN (1) CN113540068A (zh)

Similar Documents

Publication Publication Date Title
TWI343105B (en) Metal core foldover package structures, systems including same and methods of fabrication
US6395582B1 (en) Methods for forming ground vias in semiconductor packages
US9859203B2 (en) Semiconductor package and fabricating method thereof
US5835988A (en) Packed semiconductor device with wrap around external leads
US8546929B2 (en) Embedded integrated circuit package-on-package system
US7586183B2 (en) Multilevel semiconductor module and method for fabricating the same
TWI469309B (zh) 積體電路封裝系統
TWI221330B (en) Method for fabricating thermally enhanced semiconductor device
US9179549B2 (en) Packaging substrate having embedded passive component and fabrication method thereof
EP3440698A1 (en) Semiconductor package with electromagnetic interference shielding structures
KR100925665B1 (ko) 시스템 인 패키지 및 그 제조 방법
TW200933765A (en) Integrated circuit package system for shielding electromagnetic interference
WO1998050952A1 (en) Ball grid array semiconductor package and method for making the same
KR20110085481A (ko) 적층 반도체 패키지
JPH0846136A (ja) 半導体装置
CN110534506A (zh) 半导体器件层叠封装件、半导体器件封装件及其制造方法
CN114823651B (zh) 一种带有滤波器的射频系统模块封装结构及方法
CN114512790A (zh) 天线封装结构及天线封装结构制造方法
US10741499B2 (en) System-level packaging structures
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
CN109427725B (zh) 中介基板及其制法
CN113540068A (zh) 器件堆叠封装结构和器件堆叠封装方法
CN115513168A (zh) 封装结构、封装结构的制备方法和电子设备
CN114843238A (zh) 封装结构、电子设备及封装方法
JP7382210B2 (ja) 配線基板、電子装置及び配線基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination