CN113495759A - 一种在mips体系实现快速中断响应的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 230000004044 response Effects 0.000 title claims abstract description 29
- 230000008569 process Effects 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 241001025261 Neoraja caerulea Species 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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Abstract
本发明提供一种在MIPS体系实现快速中断响应的方法，所述方法包括以下步骤：S1，仅使用MIPS保留寄存器K0和K1区分判断此中断是快速中断还是普通中断,如果是快速中断,则进入处理流程S2；如果是普通中断,则进入处理流程S3；S2，快速中断处理流程：屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；S3，普通中断处理流程：“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位，“wait”指令再次进入等待。本发明基于MIPS体系结构中所有中断具有相同优先级的事实,通过简便的方法实现快速中断和普通中断两个不同中断优先级,并对快速中断能做到确定时间的实时响应。
Description
技术领域
本发明涉及微处理器技术领域，特别涉及一种在MIPS体系实现快速中断响应的方法。
背景技术
MIPS的意思是“无内部互锁流水级的微处理器”(Microprocessor withoutinterlocked piped stages)，其机制是尽量利用软件办法避免流水线中的数据相关问题。MIPS是世界上很流行的一种RISC处理器。MIPS处理器广泛的应用于：数字电视、机顶盒、蓝光播放器、游戏机、网络设备。MIPS指令系统的特点在于：指令的类型较少；指令的复杂度较低；这些特点使得CPU运行的更快。但是，由于MIPS体系结构中没有硬件中断优先级,故只有通过软件的方法实现。目前的中断处理的实现方法是:关中断,中断响应程序保存中断现场,执行具体中断处理程序,开中断,中断返回。这整个过程需要关中断执行。因此在处理其他中断时,快速中断无法被实时响应,以及快速中断开始处理时间受同一时间到达的中断数目影响,不能做到确定时间响应。这在一些实时应用场景中无法接受。目前常见的MIPS中断响应实现方法无法做到对中断确定时间的实时响应。
现有技术中常用的技术术语包括：
快速中断:需要被实时响应并在确定时间内处理的中断。
普通中断:没有实时处理要求的普通中断。
寄存器K0,K1:被OS的异常或中断处理程序应用。被应用后将不会恢复原来的值。编程时的约定是使用K0和K1这两个寄存器暂存。K0和K1寄存器用于保存异常处理函数的地址。
发明内容
为了解决上述问题，本发明的目的在于：本发明基于MIPS体系结构中所有中断具有相同优先级的事实,通过简便的方法实现快速中断和普通中断两个不同中断优先级,并对快速中断能做到确定时间的实时响应。
具体地，本发明提供一种在MIPS体系实现快速中断响应的方法，所述方法包括以下步骤：
S1，仅使用MIPS保留寄存器K0和K1区分判断此中断是快速中断还是普通中断,如果是快速中断,则进入处理流程S2；如果是普通中断,则进入处理流程S3；
S2，快速中断处理流程：屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；
S3，普通中断处理流程：“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。
所述步骤S1是在中断响应代码开始时进行。
所述步骤S1中由于该步骤执行指令数目确定,不受其他任何情况影响,故快速中断开始处理时间确定，能做到实时响应要求中的确定时间响应。
所述的步骤S2进一步包括：在确定时间内完成快速中断处理。
所述的步骤S2中所述开中断至少应在中断返回的前一刻将它打开；否则，处理器在中断返回后将无法再次响应可屏蔽中断。
所述的步骤S3进一步包括：在普通中断处理过程可随时被快速中断打断,既可对快速中断实时响应。
所述的步骤S3进一步包括：此时其它普通中断不被响应,即普通中断的处理流程不需要保存中断上下文。
所述方法是通过编程方法实现MIPS体系平台上快速中断和普通中断两个不同中断优先级。
由此，本申请的优势在于：不仅在MIPS平台上快速中断和普通中断两个不同中断优先级,做到对快速中断的确定时间的实时响应，并且能保证在MIPS平台确定时间内实时响应快速中断,而且节省普通中断处理保存现场的时间和内存使用。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。
图1是本发明方法的示意流程图。
图2是本发明所应用方法的系统的示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容及优点，现结合附图对本发明进行进一步的详细说明。
如图1所示，提供一种在MIPS体系实现快速中断响应的方法，所述方法包括以下步骤：
S1，仅使用MIPS保留寄存器K0和K1区分判断此中断是快速中断还是普通中断,如果是快速中断,则进入处理流程S2；如果是普通中断,则进入处理流程S3；
S2，快速中断处理流程：屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；
S3，普通中断处理流程：“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。
所述步骤S1是在中断响应代码开始时进行。
所述步骤S1中由于该步骤执行指令数目确定,不受其他任何情况影响,故快速中断开始处理时间确定，能做到实时响应要求中的确定时间响应。
所述的步骤S2进一步包括：在确定时间内完成快速中断处理。
所述的步骤S2中所述开中断至少应在中断返回的前一刻将它打开；否则，处理器在中断返回后将无法再次响应可屏蔽中断。
所述的步骤S3进一步包括：在普通中断处理过程可随时被快速中断打断,既可对快速中断实时响应。
所述的步骤S3进一步包括：此时其它普通中断不被响应,即普通中断的处理流程不需要保存中断上下文。
所述方法是通过编程方法实现MIPS体系平台上快速中断和普通中断两个不同中断优先级。
具体地，实现方法如图2所示：
1.在中断响应代码开始,仅使用MIPS保留寄存器K0和K1判断该中断是快速中断还是普通中断,如果是快速中断,则进入处理流程2；如果是普通中断,则进入处理流程3；由于该部分执行指令数目确定,不受其他任何情况影响,故快速中断开始处理时间确定。能做到实时响应要求中的”确定时间响应”。
2.快速中断进入该处理流程。屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；在确定时间内完成快速中断处理。
3.普通中断进入该处理流程。“wait”指令被中断唤醒,屏蔽所有普通中断(快速中断可被响应),普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。在普通中断处理过程可随时被快速中断打断,既可对快速中断实时响应。而由于此时其它普通中断不被响应,也就是说普通中断的处理流程不需要保存中断上下文,故此能节省普通中断的运行时间,和中断嵌套导致的内存使用。
由此可见,通过在中断处理开始区分快速中断和普通中断,并分别执行不同的处理流程,能够做到对快速中断的确定时间实时响应。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种在MIPS体系实现快速中断响应的方法，其特征在于，所述方法包括以下步骤：
S1，仅使用MIPS保留寄存器K0和K1区分判断此中断是快速中断还是普通中断,如果是快速中断,则进入处理流程S2；如果是普通中断,则进入处理流程S3；
S2，快速中断处理流程：屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；
S3，普通中断处理流程：“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。
2.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述步骤S1是在中断响应代码开始时进行。
3.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述步骤S1中由于该步骤执行指令数目确定,不受其他任何情况影响,故快速中断开始处理时间确定，能做到实时响应要求中的确定时间响应。
4.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述的步骤S2进一步包括：在确定时间内完成快速中断处理。
5.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述的步骤S2中所述开中断至少应在中断返回的前一刻将它打开；否则，处理器在中断返回后将无法再次响应可屏蔽中断。
6.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述的步骤S3进一步包括：在普通中断处理过程可随时被快速中断打断,既可对快速中断实时响应。
7.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述的步骤S3进一步包括：此时其它普通中断不被响应,即普通中断的处理流程不需要保存中断上下文。
8.根据权利要求1所述的一种在MIPS体系实现快速中断响应的方法，其特征在于，所述方法是通过编程方法实现MIPS体系平台上快速中断和普通中断两个不同中断优先级。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010263825.8A CN113495759A (zh) | 2020-04-07 | 2020-04-07 | 一种在mips体系实现快速中断响应的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010263825.8A CN113495759A (zh) | 2020-04-07 | 2020-04-07 | 一种在mips体系实现快速中断响应的方法 |
Publications (1)
| Publication Number | Publication Date |
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| CN113495759A true CN113495759A (zh) | 2021-10-12 |
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ID=77995452
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| Application Number | Title | Priority Date | Filing Date |
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| CN202010263825.8A Pending CN113495759A (zh) | 2020-04-07 | 2020-04-07 | 一种在mips体系实现快速中断响应的方法 |
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| CN (1) | CN113495759A (zh) |
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