CN113495760A - 一种实现在mips体系快速中断响应的系统 - Google Patents

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刘倩
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Abstract

本发明提供一种实现在MIPS体系快速中断响应的系统，所述系统包括：判断模块，用于仅使用MIPS保留寄存器K0和K1判断该中断是快速中断还是普通中断，当判断为快速中断时,则进入快速中断处理模块，当判断为普通中断时，则进入普通中断处理模块；快速中断处理模块，用于屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；在确定时间内完成快速中断处理；普通中断处理模块，用于“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位，“wait”指令再次进入等待。本系统能保证在MIPS平台确定时间内实时响应快速中断,而且节省普通中断处理保存现场的时间和内存使用。

Description

一种实现在MIPS体系快速中断响应的系统
技术领域
本发明涉及微处理器技术领域，特别涉及一种实现在MIPS体系快速中断响应的系统。
背景技术
现有技术中，MIPS是世界上很流行的一种RISC处理器。MIPS(Microprocessorwithout interlocked piped stages，“无内部互锁流水级的微处理器”)的机制是避免流水线中的数据相关问题。MIPS处理器广泛的应用于：数字电视、机顶盒、蓝光播放器、游戏机、网络设备。MIPS指令系统的特点在于：指令的类型较少；指令的复杂度较低；这些特点使得CPU运行的更快。但是，由于MIPS体系结构中没有硬件中断优先级,故只有通过软件系统实现。基于MIPS体系结构中所有中断具有相同优先级的事实，目前的中断处理的实现方法是:关中断,中断响应程序保存中断现场,执行具体中断处理程序,开中断,中断返回。这整个过程需要关中断执行。因此在处理其他中断时,快速中断无法被实时响应,以及快速中断开始处理时间受同一时间到达的中断数目影响,不能做到确定时间响应。这在一些实时应用场景中无法接受。目前常见的MIPS中断响应实现无法做到对中断确定时间的实时响应。
现有技术中常用的技术术语包括：
快速中断:需要被实时响应并在确定时间内处理的中断。
普通中断:没有实时处理要求的普通中断。
寄存器K0,K1:被OS的异常或中断处理程序应用。被应用后将不会恢复原来的值。编程时的约定是使用K0和K1这两个寄存器暂存。K0和K1寄存器用于保存异常处理函数的地址。
发明内容
为了解决上述问题，本发明的目的在于：通过本系统实现快速中断和普通中断两个不同中断优先级,并对快速中断能做到确定时间的实时响应。
具体地，本发明涉及一种实现在MIPS体系快速中断响应的系统，所述系统包括：
判断模块，用于仅使用MIPS保留寄存器K0和K1判断该中断是快速中断还是普通中断，当判断为快速中断时,则进入快速中断处理模块，当判断为普通中断时，则进入普通中断处理模块；
快速中断处理模块，用于屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；在确定时间内完成快速中断处理；
普通中断处理模块，用于“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。
所述的判断模块是在中断响应代码开始时进行判断。
所述的判断模块中的执行指令数目确定,不受其他任何情况影响,因此快速中断开始处理时间能够确定，能做到实时响应要求中的确定时间响应。
由此，本申请的优势在于：在MIPS平台上建立快速中断和普通中断两个不同中断优先级,做到对快速中断的确定时间的实时响应，能保证在MIPS平台确定时间内实时响应快速中断,而且节省普通中断处理保存现场的时间和内存使用。结构简单，操作方便，维护容易，成本低廉。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。
图1是本发明系统的示意框图。
图2是本发明系统所应用方法的流程示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容及优点，现结合附图对本发明进行进一步的详细说明。
本发明涉及一种在MIPS体系实现快速中断响应的系统。通过本系统实现MIPS平台上快速中断和普通中断两个不同中断优先级,并做到对快速中断的确定时间的实时响应。
如图1所示，一种实现在MIPS体系快速中断响应的系统，所述系统包括：
判断模块，用于仅使用MIPS保留寄存器K0和K1判断该中断是快速中断还是普通中断，当判断为快速中断时,则进入快速中断处理模块，当判断为普通中断时，则进入普通中断处理模块；
快速中断处理模块，用于屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；在确定时间内完成快速中断处理；
普通中断处理模块，用于“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。
所述的判断模块是在中断响应代码开始时进行判断。
所述的判断模块中的执行指令数目确定,不受其他任何情况影响,因此快速中断开始处理时间能够确定，能做到实时响应要求中的确定时间响应。
所述的快速中断处理模块中能够在确定时间内完成快速中断处理。
所述快速中断处理模块中开中断至少应在中断返回的前一刻将它打开；否则，处理器在中断返回后将无法再次响应可屏蔽中断。
在所述普通中断处理模块的过程中可随时被快速中断打断,既可对快速中断实时响应。
在所述普通中断处理模块中其它普通中断不被响应,即普通中断的处理流程不需要保存中断上下文。
具体地，本系统应用的方法可以为如图2所示：
1.在中断响应代码开始,仅使用MIPS保留寄存器K0和K1判断该中断是快速中断还是普通中断,如果是快速中断,则进入处理流程2；如果是普通中断,则进入处理流程3；由于该部分执行指令数目确定,不受其他任何情况影响,故快速中断开始处理时间确定。能做到实时响应要求中的”确定时间响应”。
2.快速中断进入该处理流程。屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；在确定时间内完成快速中断处理。
3.普通中断进入该处理流程。“wait”指令被中断唤醒,屏蔽所有普通中断(快速中断可被响应),普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。在普通中断处理过程可随时被快速中断打断,既可对快速中断实时响应。而由于此时其它普通中断不被响应,也就是说普通中断的处理流程不需要保存中断上下文,故此能节省普通中断的运行时间,和中断嵌套导致的内存使用。
由此可见,通过在中断处理开始区分快速中断和普通中断,并分别执行不同的处理流程,能够做到对快速中断的确定时间实时响应。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种实现在MIPS体系快速中断响应的系统，其特征在于，所述系统包括：
判断模块，用于仅使用MIPS保留寄存器K0和K1判断该中断是快速中断还是普通中断，当判断为快速中断时,则进入快速中断处理模块，当判断为普通中断时，则进入普通中断处理模块；
快速中断处理模块，用于屏蔽中断,保存中断上下文,执行中断处理程序,开中断,中断返回；在确定时间内完成快速中断处理；
普通中断处理模块，用于“wait”指令被中断唤醒,屏蔽所有普通中断,普通中断处理完成后,清除普通中断屏蔽位,“wait”指令再次进入等待。
2.根据权利要求1所述的一种实现在MIPS体系快速中断响应的系统，其特征在于，所述的判断模块是在中断响应代码开始时进行判断。
3.根据权利要求1所述的一种实现在MIPS体系快速中断响应的系统，其特征在于，所述的判断模块中的执行指令数目确定,不受其他任何情况影响,因此快速中断开始处理时间能够确定，能做到实时响应要求中的确定时间响应。
4.根据权利要求1所述的一种实现在MIPS体系快速中断响应的系统，其特征在于，所述的快速中断处理模块中能够在确定时间内完成快速中断处理。
5.根据权利要求1所述的一种实现在MIPS体系快速中断响应的系统，其特征在于，所述快速中断处理模块中开中断至少应在中断返回的前一刻将它打开；否则，处理器在中断返回后将无法再次响应可屏蔽中断。
6.根据权利要求1所述的一种实现在MIPS体系快速中断响应的系统，其特征在于，在所述普通中断处理模块的过程中可随时被快速中断打断,即可对快速中断实时响应。
7.根据权利要求1所述的一种实现在MIPS体系快速中断响应的系统，其特征在于，在所述普通中断处理模块中其它普通中断不被响应,即普通中断的处理流程不需要保存中断上下文。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140108690A1 (en) * 2012-10-11 2014-04-17 Wind River Systems, Inc. System And Method for Operating System Aware Low Latency Interrupt Handling
CN103778009A (zh) * 2012-10-18 2014-05-07 深圳市中兴微电子技术有限公司 中断处理方法及装置
US20180068134A1 (en) * 2015-02-11 2018-03-08 Siemens Aktiengesellschaft Method to isolate real-time or safety-critical software and operating system from non-critical software and operating system
CN109710312A (zh) * 2018-12-13 2019-05-03 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 基于risc-v指令集的实时中断处理方法、装置及工控处理器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140108690A1 (en) * 2012-10-11 2014-04-17 Wind River Systems, Inc. System And Method for Operating System Aware Low Latency Interrupt Handling
CN103778009A (zh) * 2012-10-18 2014-05-07 深圳市中兴微电子技术有限公司 中断处理方法及装置
US20180068134A1 (en) * 2015-02-11 2018-03-08 Siemens Aktiengesellschaft Method to isolate real-time or safety-critical software and operating system from non-critical software and operating system
CN109710312A (zh) * 2018-12-13 2019-05-03 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 基于risc-v指令集的实时中断处理方法、装置及工控处理器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
凌阳科技编著: "《凌阳16位电机控制单片机：SPMC75系列原理与应用开发》", 北京航空航天大学出版社 *

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