CN113471220B - 一种阵列基板、显示面板及显示装置 - Google Patents

Abstract

本申请实施例公开了一种阵列基板、显示面板及显示装置，该阵列基板包括：多个像素电路，包括沿列方向排布的第一像素电路和第二像素电路，所述像素电路包括第一半导体部；参考信号线，在所述第一像素电路中，所述第一半导体部包括第一节点，所述第一节点通过至少一个晶体管与所述参考信号线相连；第二半导体部，在所述第二像素电路中，所述第一半导体部包括第二节点，所述第一像素电路的第一节点和所述第二像素电路的第二节点通过所述第二半导体部相连，以改善显示画面的显示不均现象，且保证各显示像素的独立工作。

Description

一种阵列基板、显示面板及显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种阵列基板、包括该阵列基板的显示面板以及包括该显示面板的显示装置。

背景技术

随着显示技术的发展，显示面板的应用越来越广泛，已经逐渐应用到人们工作和生活所需的各种电子产品中。具体的，显示面板通常包括多个显示像素，不同显示像素通过不同的像素电路控制，而不同的像素电路彼此独立，以实现各显示像素的独立显示，从而实现不同显示画面的显示。

但是，相关显示面板在工作时，容易出现显示不均现象，如果在各像素电路之间建立联系，使得各显示像素电连接，又会影响各显示像素的独立工作。因此，如何既能改善显示面板的显示不均现象，又能保证各显示像素的独立工作成为本领域技术人员亟待解决的技术问题。

发明内容

为解决上述技术问题，本申请实施例提供了一种阵列基板、一种包括该阵列基板的显示面板以及包括该显示面板的显示装置，以改善显示画面的显示不均现象，且保证各显示像素的独立工作。

具体的，本申请实施例提供了如下技术方案：

一种阵列基板，包括：

多个像素电路，包括沿列方向排布的第一像素电路和第二像素电路，所述像素电路包括第一半导体部；

参考信号线，在所述第一像素电路中，所述第一半导体部包括第一节点，所述第一节点通过至少一个晶体管与所述参考信号线相连；

第二半导体部，在所述第二像素电路中，所述第一半导体部包括第二节点，所述第一像素电路的第一节点和所述第二像素电路的第二节点通过所述第二半导体部相连。

一种显示面板，包括上述阵列基板。

一种显示装置，包括上述显示面板。

与相关技术相比，上述技术方案具有以下优点：

本申请实施例所提供的阵列基板包括该阵列基板的显示面板以及包括该显示面板的显示装置，可以利用第二半导体部，将不同像素电路的第一半导体部相连，以使得各像素电路中的晶体管的工作特性相近，改善所述显示面板在显示画面时的显示不均现象，并在第一节点和参考信号线之间至少设置一个晶体管，以避免所述参考信号线对所述第一像素电路和所述第二像素电路的复位过程相互影响，且保证各显示像素的独立工作。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种阵列基板的结构示意图；

图2为本申请实施例所提供的一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图3为本申请实施例所提供的一种阵列基板中像素电路的电路示意图；

图4为本申请实施例所提供的一种阵列基板中像素电路的电路版图示意图；

图5为本申请实施例所提供的另一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图6为本申请实施例所提供的又一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图7为本申请实施例所提供的再一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图8为本申请实施例所提供的又一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图9为本申请实施例所提供的再一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图10为本申请实施例所提供的阵列基板中，像素电路工作时，第一栅极线、第二栅极线和发光控制信号线上信号时序图；

图11为本申请实施例所提供的另一种阵列基板中像素电路的电路示意图；

图12为本申请实施例所提供的另一种阵列基板中像素电路的电路版图示意图；

图13为本申请实施例所提供的另一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图14为本申请实施例所提供的又一种阵列基板中，第一像素电路和第二像素电路的第一半导体部通过第二半导体部连接的示意图；

图15为本申请实施例所提供的另一种阵列基板中，像素电路工作时，第一栅极线、第二栅极线和发光控制信号线上信号时序图；

图16为本申请实施例所提供的一种阵列基板具有功能区的示意图；

图17为本申请实施例所提供的一种阵列基板中，位于功能区两侧的第三像素电路和第四像素电路的半导体部连接示意图；

图18为本申请实施例所提供的一种显示面板的结构示意图；

图19为本申请实施例所提供的一种显示装置的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

正如背景技术部分所述，如何既能改善显示面板的显示不均现象，又能保证各显示像素的独立工作成为本领域技术人员亟待解决的技术问题。

发明人研究发现，相关显示面板在工作时，各像素电路中的晶体管的工作特性不同，进而使得显示面板在显示画面时存在显示不均现象。

本申请实施例提供了一种阵列基板、一种包括该阵列基板的显示面板以及包括该显示面板的显示装置，以改善显示画面的显示不均现象，且保证各显示像素的独立工作。

如图1所示，本申请实施例所提供的阵列基板包括：

多个像素电路，包括沿列方向Y排布的第一像素电路10和第二像素电路20，如图2所示，所述像素电路包括第一半导体部11，需要说明的是，所述第一半导体部11为各像素电路均包括的晶体管半导体部件；

参考信号线Vref，在所述第一像素电路10中，所述第一半导体部11包括第一节点A，如图3和图4所示，所述第一节点A通过至少一个晶体管与所述参考信号线Vref相连；

第二半导体部，继续如图2所示，在所述第二像素电路中，所述第一半导体部11包括第二节点B，所述第一像素电路的第一节点A和所述第二像素电路的第二节点B通过所述第二半导体部12相连，即第一像素电路中第一半导体部上的第一节点A与所述第二像素电路中第一半导体部上的第二节点B通过所述第二半导体部12相连。

需要说明的是，在本申请实施例中，所述多个像素电路可以均沿列方向排布，也可以沿行方向和列方向呈阵列排布，继续如图1所示，当所述多个像素电路沿行方向和列方向呈阵列排布时，所述第一像素电路10和所述第二像素电路20可以沿列方向Y排布，所述参考信号线Verf可以沿行方向X延伸，但本申请对此并不做限定，在本申请的其他实施例中，所述第一像素电路和所述第二像素电路也可以沿行方向排布，所述参考信号线可以沿列方向延伸，具体视情况而定。

继续如图3所示，本申请实施例所提供的阵列基板中，所述像素电路包括多个晶体管、发光元件D0以及多条信号线，其中，所述多个晶体管可以包括：电源写入晶体管M1、数据写入晶体管M2、驱动晶体管M3、补偿晶体管M4、栅极初始化晶体管M5、发光控制晶体管M6和阳极初始化晶体管M7，具体工作时，所述多个晶体管响应于栅极线的信号控制所述发光元件的发光状态。需要说明的是，在本申请实施例中，当晶体管M7为第二像素电路的阳极初始化晶体管时，晶体管M7’为与所述第二像素电路相邻的第一像素电路的阳极初始化晶体管。

还需要说明的是，在本申请实施例中，所述多个晶体管可以为均为P型晶体管，也可以为均为N型晶体管，或者，部分为P型晶体管、部分为N型晶体管，本申请对此并不做限定，具体视情况而定。下面以所述晶体管为P型晶体管为例进行描述。

还需要说明的是，在本申请实施例中，所述阵列基板除包括参考信号线Vref外，还可以包括电源信号线PVDD、数据信号线Vdata以及发光控制信号线Emit等，本申请对此并不做限定，具体视情况而定。

本申请实施例所提供的阵列基板中，所述第一像素电路的第一节点和所述第二像素电路的第二节点通过所述第二半导体部相连，以使得所述第一像素电路的第一半导体部和第二像素电路的第一半导体部相连，从而使得各像素电路中的晶体管的工作特性相近，改善所述显示面板在显示画面时的显示不均现象。

另外，发明人还研究发现，如果单单的只是将所述第一像素电路的第一节点和所述第二像素电路的第二节点通过所述第二半导体部相连，不加以管控，一定情况下会使得所述第一像素电路和所述第二像素电路的复位过程相互影响，从而影响所述第一像素电路和所述第二像素电路的独立工作。

而本申请实施例所提供的阵列基板中，继续如图3所示，所述第一节点A通过至少一个晶体管M7’和/或M5与所述参考信号线Vref相连，从而通过所述晶体管M7’和/或M5控制所述第一节点A与所述参考信号线Vref之间的通路的通断，进而避免所述第一像素电路和所述第二像素电路的复位过程相互影响。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，所述阵列基板为双栅线驱动阵列基板，即所述第一像素电路和所述第二像素电路均为双栅线驱动电路，在本实施例中，与所述第一像素电路和所述第二像素电路电连接的栅极线至少存在一条不同，以保证所述第一像素电路和所述第二像素电路不同时驱动。可选的，继续如图1所示，所述多个像素电路里相邻两行像素电路中上一行像素电路与栅极线S(n-1)、Sn连接，下一行像素电路与栅极线Sn、S(n+1)连接，以保证相邻两行像素电路不同时驱动。其中，n为大于1的正整数。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，继续如图1和图3所示，所述参考信号线Vref包括同与所述像素电路电连接的第一参考信号线Vref1和第二参考信号线Vref2，以使得所述像素电路为双参考信号线驱动，从而提高所述阵列基板的刷新速度。可选的，第一参考信号线Vref1和第二参考信号线Vref2上的电压信号不同。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，如图3和图4所示，所述像素电路包括阳极初始化晶体管M7，如图5所示，所述第一半导体部11包括第一子半导体部111，所述第一子半导体部111为所述阳极初始化晶体管M7的半导体部，所述第二节点B位于所述第一子半导体部111上，以缩短所述第二像素电路中的第二节点B与所述第一像素电路之间的距离，从而便于所述第二半导体部的设置。

可选的，在本申请的一个可选实施方式中，如图6所示，所述参考信号线Vref包括第一参考信号线Vref1，所述第一子半导体部111包括第一端部C和第二端部D，所述第一端部C与所述第一参考信号线Vref1直接电连接，所述第二节点B位于所述第二端部D，以使得所述第二节点B通过所述阳极初始化晶体管与所述第一参考信号线Vref1电连接。需要说明的是，在本申请实施例中，所述第一端部C与所述第一参考信号线直接电连接是指所述第一端部与所述第一参考信号线之间不具有晶体管。

在上述实施例的基础上，在本申请的一个可选实施方式中，继续如图1和图6所示，所述多个像素电路呈阵列排布，所述第一像素电路10和所述第二像素电路20在行延伸方向上的位置相同，即第一像素电路和第二像素电路位于同一列，从而减小所述第二半导体部12的长度，且便于所述第二半导体部12的布局。

可选的，在本申请实施例中，在列方向上，所述第一像素电路中的第一节点为所述第一像素电路的第一半导体部中距离所述第二像素电路中的第二节点最近的点，从而在列方向上进一步减小所述第二半导体部的长度，但本申请对此并不做限定，在本申请的其他实施例中，所述第一像素电路中的第一节点还可以为所述第一像素电路的第一半导体部中的其他点，具体视情况而定。

在上述实施例的基础上，在本申请的一个可选实施方式中，在行方向上，所述第一像素电路中的第一节点为所述第一像素电路的第一半导体部中距离所述第二像素电路中的第二节点最近的点，从而在行方向上进一步减小所述第二半导体部的长度，且便于所述第二半导体部的布局。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，如图3和图4所示，所述像素电路包括补偿晶体管M4，如图7所示，所述第一半导体部11包括第二子半导体部112，所述第二子半导体部112为所述补偿晶体管M4的半导体部，所述第一节点A位于所述第二子半导体部112上，以通过连接所述第二像素电路中阳极初始化晶体管的半导体部和所述第一像素电路中补偿晶体管的半导体部，实现所述第一像素电路中的第一半导体部和所述第二像素电路中的第一半导体部的相连。

需要说明的是，在本申请实施例中，继续如图7所示，所述补偿晶体管的第二子半导体部112通过所述第二半导体部12与所述阳极初始化晶体管的第一子半导体部111的第二端D相连，所述阳极初始化晶体管的第一子半导体部111的第一端C与所述参考信号线(如第一参考信号线Vref1)相连，而所述第一节点A位于所述第二子半导体部112上，因此，在本申请实施例中，所述第一节点A至少通过所述阳极初始化晶体管与所述参考信号线(如第一参考信号线Vref1)相连。

可选的，在上述实施例的基础上，在本申请的一个可选实施方式中，如图3所示，所述补偿晶体管为双栅晶体管，如图7和图8所示，所述补偿晶体管包括第一栅极g1和第二栅极g2，所述第二子半导体部112包括第一组成部分1121和第二组成部分1122，在垂直于所述阵列基板所在平面的方向上，所述第一组成部分1121与所述第一栅极g1至少部分交叠，所述第二组成部分1122与所述第二栅极g2至少部分交叠，在本实施例中，所述第一节点A位于所述第一组成部分1121和所述第二组成部分1122之间或者位于所述第一组成部分1121和第二组成部分1122的交点上。

还需要说明的是，在上述实施例中，继续如图3所示，所述第一节点A为所述补偿晶体管M4中的复位节点N4，但本申请对此并不做限定，在本申请的其他实施例中，所述第一节点还可以为所述像素电路中其他可复位节点，如所述补偿晶体管M4与栅极初始化晶体管M5的公共端对应的可复位节点N1、所述补偿晶体管M4与发光控制晶体管M6的公共端对应的可复位节点N3以及晶体管M2与晶体管M3连接的可复位节点N2，本申请对此并不做限定，具体视情况而定。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，如图9所示，所述阵列基板还包括：第一控制部13，在垂直于所述阵列基板所在平面的方向上，所述第一控制部13与所述第二半导体部12部分交叠形成晶体管，以通过所述第一控制部13控制所述第二半导体部12的状态，从而控制所述第一节点A与所述第二节点之间的通路的状态，进而控制所述第一参考信号线Verf1之间的通路的导通状态，避免所述阵列基板工作时，所述第一像素电路和所述第二像素电路的复位过程相互影响。其中，所述第一控制部13与所述第二半导体部12组成的晶体管为第一控制晶体管，如图3所示的M8’。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，继续如图1和图9所示，所述第一控制部13与所述阳极初始化晶体管M7的栅极131电连接同一栅极线SCAN1，以在增加所述第一控制部13的基础上，不增加栅线数量，减小所述阵列基板中的栅线布局难度。

下面以所述第一控制部与所述第二半导体部组成的晶体管为第一控制晶体管为例，对所述像素电路的工作过程进行描述。

如图3和图10所示，以像素电路中的晶体管均为P型晶体管为例进行说明，图10示出了所述像素电路工作时的栅极线和发光控制信号线上的信号时序图，从图10中可以看出，在第一时段T1，所述第一栅极线SCAN1上的信号为低电平，所述第二栅极线SCAN2上的信号为高电平，所述发光控制信号线Emit上的信号为高电平，此时，第二参考信号线Vref1给节点N1复位，阳极初始化晶体管M7’和第一控制晶体管M8’打开，第一参考信号线Vref1给节点N5复位；在第二时段T2，所述第一栅极线SCAN1上的信号为高电平，所述第二栅极线SCAN2上的信号为低电平，所述发光控制信号线Emit上的信号为高电平，数据信号线Vdata上的信号写入节点N1；在第三时段T3，第一栅极线SCAN1上的信号为高电平，所述第二栅极线SCAN2上的信号为高电平，所述发光控制信号线Emit上的信号为低电平，发光控制晶体M6管导通，所述发光元件D0正常发光。

在本申请的另一个实施例中，如图11和图12所示，所述参考信号线包括第一参考信号线Vref1，如图13所示，所述第一子半导体部11包括第一端部C和第二端部D，所述第一端部C与所述第一参考信号线Verf1直接电连接，所述第二节点B位于所述第一端部C，即在本申请实施例中，所述第二节点B直接与所述第一参考信号线Verf1电连接；在本申请实施例中，所述阵列基板还包括：第二控制部14，在垂直于所述阵列基板所在平面的方向上，所述第二控制部14与所述第二半导体部12部分交叠，以通过所述第二控制部14控制所述第二半导体部12的状态，从而控制所述第二节点B与所述第一节点A之间的通路的导通与关断，进而控制所述第一像素电路和所述第二像素电路之间通路的导通与关断，以在所述阵列基板工作时避免所述第一像素电路和所述第二像素电路的复位过程相互影响。

在上述实施例的基础上，在本申请的一个可选实施方式中，所述第一像素电路和所述第二像素电路在行延伸方向上位置不同，即所述第一像素电路和所述第二像素电路位于不同列，可选的，所述第一像素电路和所述第二像素电路位于相邻列，以便于所述第二半导体部的布局，但本申请对此并不做限定，具体视情况而定。

具体的，在上述实施例的基础上，在本申请的一个可选实施方式中，继续如图13所示，所述第一像素电路中的第一节点A为所述第一像素电路的第一半导体部中距离所述第二像素电路中的第二节点B最近的点，以减小所述第二半导体部12的长度，同时便于所述第二半导体部12的布局。但本申请对此并不做限定，在本申请的其他实施例中，所述第一像素电路中的第一节点还可以为所述第一像素电路中第一半导体部的其他节点，具体视情况而定。

可选的，在本申请的一个可选实施方式中，继续如图13所示，所述第二控制部14包括第一子控制部141和第二子控制部142，在垂直于所述阵列基板所在平面的方向上，所述第一子控制部141和所述第二子控制部142均与所述第二半导体部12部分交叠，以通过所述第一子控制部141和所述第二子控制部142共同控制所述第二半导体部12的状态。其中，如图11和图12所示，所述第一子控制部与所述第二半导体部组成第二控制晶体管M9，所述第二子控制部与所述第二半导体部组成第三控制晶体管M10，具体的，在本申请实施例中，所述阵列基板还包括：多条栅极线，所述第一子控制部141与所述多条栅极线中的第一栅极线SCAN1相连，所述第二子控制部142与所述多条栅极线中的第二栅极线SCAN2相连，从而通过不同的栅极线控制所述第一子控制部141和所述第二子控制部142，进而使得所述第二半导体部12始终处于断开状态，保证所述第一像素电路的第一节点A和所述第二像素电路的第二节点B的工作互不干扰，避免所述第一像素电路和所述第二像素电路的复位过程相互影响。

在上述任一实施方式的基础上，在本申请的一个可选实施方式中，如图12所示，所述像素电路包括数据写入晶体管M2，如图14所示，所述第一半导体部11包括第三子半导体部113，所述第三子半导体部113为所述数据写入晶体管M2的半导体部，所述第一节点A位于所述第三子半导体部113上，以使得所述第一节点A通过第一控制部141和所述第二半导体部142组成的晶体管与所述参考信号线(如第一参考信号线Vref1)相连，从而避免所述参考信号线上的信号对所述像素电路的数据写入信号造成影响，但本申请对此并不做限定，具体视情况而定。

下面以所述第一子控制部与所述第二半导体部组成第二控制晶体管M9，所述第二子控制部与所述第二半导体部组成第三控制晶体管M10为例，对所述像素电路的工作过程进行描述。

如图11和图15所示，图示15出了所述像素电路工作时的栅极线和发光控制信号线上的信号时序图，从图15中可以看出，在第一时段T1，所述第一栅极线SCAN1上的信号为低电平，所述第二栅极线SCAN2上的信号为高电平，所述发光控制信号线Emit上的信号为高电平，此时，第二参考信号线Vref2给节点N1复位，第二子控制晶体管M9打开，第三子控制晶体管M10关闭，第一参考信号线Vref1与所述数据信号线Vdata不短路；在第二时段T2，所述第一栅极线SCAN1上的信号为高电平，所述第二栅极线SCAN2上的信号为低电平，第二子控制晶体管M9关闭，第三子控制晶体管M10打开，数据信号线Vdata上的信号写入节点N1，第一参考信号线Vref1与所述数据信号线Vdata不短路；在第三时段T3，第一栅极线SCAN1上的信号为高电平，所述第二栅极线SCAN2上的信号为高电平，第二子控制晶体管关闭M9，第三子控制晶体管M10关闭，所述参考信号线与所述数据信号线不短路，所述发光控制信号线Emit上的信号为低电平，发光控制晶体管M6导通，所述发光元件D0正常发光。

需要说明的是，随着显示技术的发展，显示面板上集成的功能越来越多，以提高用户体验。可选的，在上述任一实施方式的基础上，在本申请的一个可选实施方式中，如图16所示，所述阵列基板还具有功能区100，以在所述显示面板中集成除显示外的其他功能。

具体的，在本申请的一个可选实施方式中，所述阵列基板的功能区至少用于透射光线，以便于在所述阵列基板制成显示面板后，在所述显示面板的非显示侧设置光线采集装置，从而实现图像采集或指纹识别等功能。

可选的，在本申请的一个可选实施方式中，如图17所示，所述多个像素电路包括沿列方向位于所述功能区100两侧的第三像素电路30和第四像素电路40。所述功能区100通常设置在所述阵列基板顶部区域。

在本申请的一个可选实施方式中，继续如图17所示，所述阵列基板还包括：第三半导体部15，所述第三像素电路30的第一半导体部11和所述第四像素电路40的第一半导体部11通过所述第三半导体部15相连，从而使得列方向上位于所述功能区100两侧的半导体部相连，缓解列方向上位于所述功能区两侧的像素电路中的晶体管的工作特性差异，提高显示质量。

具体的，继续如图17所示，在本申请的一个可选实施方式中，位于所述功能区一侧的第三像素电路的第一半导体部11与第三半导体部15相连，所述第三半导体部15与所述功能区另一侧的第二半导体部12相连，所述第二半导体部12与第四像素电路的第一半导体部11相连，从而实现位于功能区两侧的第三像素电路的第一半导体部和第四像素电路的第一半导体部相连，但本申请对此并不做限定，在本申请的其他实施例中，位于功能区两侧的第三像素电路的第一半导体部和第四像素电路的第一半导体部的连接方式也可以为：位于所述功能区一侧的第三像素电路的第一半导体部先与第二半导体部相连，再通过第二半导体部与第三半导体部相连，所述第三半导体部与位于所述功能区另一侧的第四像素电路的第一半导体部相连，具体视情况而定。

可选的，在上述实施例的基础上，在本申请的一个可选实施方式中，所述第三半导体部位于所述阵列基板的功能区域和所述阵列基板的非功能区的边界区域，以使得所述第三半导体部可以将环设在所述功能区的各像素电路的半导体部连接在一起，在本申请对此并不做限定，具体视情况而定。

具体的，在上述实施例的基础上，在本申请的一个可选实施方式中，在所述阵列基板所在平面内，所述功能区为圆形功能区，但本申请对此并不做限定，在本申请的其他实施例中，所述功能区还可以为其他形状的功能区，具体视情况而定。

如图18所示，本申请实施例还提供了一种显示面板，该显示面板包括上述任一实施例所提供的阵列基板。

本申请实施例还提供了一种显示装置，该显示装置包括上述显示面板。可选的，在本申请的一个实施例中，如图19所示，所述显示装置还包括位于所述显示面板200非显示侧的光线采集装置300，其中，所述光线采集装置300可以为摄像头，也可以为指纹识别模组，本申请对此并不做限定，具体视情况而定。

综上，本申请实施例所提供的阵列基板包括该阵列基板的显示面板以及包括该显示面板的显示装置，可以利用第二半导体部，将不同像素电路的第一半导体部相连，以使得各像素电路中的晶体管的工作特性相近，改善所述显示面板在显示画面时的显示不均现象，并在第一节点和参考信号线之间至少设置一个晶体管，以避免所述参考信号线对所述第一像素电路和所述第二像素电路的复位过程相互影响，且保证各显示像素的独立工作。

本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (12)

1.一种阵列基板，其特征在于，包括：

多个像素电路，包括沿列方向排布的第一像素电路和第二像素电路，所述像素电路包括第一半导体部；

参考信号线，在所述第一像素电路中，所述第一半导体部包括第一节点，所述第一节点通过至少一个晶体管与所述参考信号线相连；

第二半导体部，在所述第二像素电路中，所述第一半导体部包括第二节点，所述第一像素电路的第一节点和所述第二像素电路的第二节点通过所述第二半导体部相连；

所述像素电路包括阳极初始化晶体管，所述第一半导体部包括第一子半导体部，所述第一子半导体部为所述阳极初始化晶体管的半导体部，所述第二节点位于所述第一子半导体部上；

所述像素电路包括补偿晶体管，所述第一半导体部包括第二子半导体部，所述第二子半导体部为所述补偿晶体管的半导体部；

所述第一节点位于所述第二子半导体部上；

和/或，

所述参考信号线包括第一参考信号线，所述第一子半导体部包括第一端部和第二端部，所述第一端部与所述第一参考信号线直接电连接，所述第二节点位于所述第二端部；

所述阵列基板还包括：

第一控制部，在垂直于所述阵列基板所在平面的方向上，所述第一控制部与所述第二半导体部部分交叠；

和/或，

所述参考信号线包括第一参考信号线，所述第一子半导体部包括第一端部和第二端部，所述第一端部与所述第一参考信号线直接电连接，所述第二节点位于所述第一端部；

所述阵列基板还包括：

第二控制部，在垂直于所述阵列基板所在平面的方向上，所述第二控制部与所述第二半导体部部分交叠；

所述第一像素电路和所述第二像素电路在行延伸方向上的位置不同；

所述第一像素电路中的第一节点为所述第一像素电路的第一半导体部中距离所述第二像素电路中的第二节点最近的点；

和/或，

所述参考信号线包括第一参考信号线，所述第一子半导体部包括第一端部和第二端部，所述第一端部与所述第一参考信号线直接电连接，所述第二节点位于所述第一端部；

所述阵列基板还包括：

第二控制部，在垂直于所述阵列基板所在平面的方向上，所述第二控制部与所述第二半导体部部分交叠；

所述像素电路包括数据写入晶体管，所述第一半导体部包括第三子半导体部，所述第三子半导体部为所述数据写入晶体管的半导体部，所述第一节点位于所述第三子半导体部上。

2.根据权利要求1所述的阵列基板，其特征在于，与所述第一像素电路和所述第二像素电路电连接的栅极线至少存在一条不同。

3.根据权利要求1所述的阵列基板，其特征在于，所述参考信号线包括同时与所述像素电路电连接的第一参考信号线和第二参考信号线。

4.根据权利要求1所述的阵列基板，其特征在于，所述参考信号线包括第一参考信号线，所述第一子半导体部包括第一端部和第二端部，所述第一端部与所述第一参考信号线直接电连接，所述第二节点位于所述第二端部；

所述像素电路呈阵列排布，所述第一像素电路和所述第二像素电路在行延伸方向上的位置相同；

在所述列方向上，所述第一像素电路中的第一节点为所述第一像素电路的第一半导体部中距离所述第二像素电路中的第二节点最近的点。

5.根据权利要求4所述的阵列基板，其特征在于，在行方向上，所述第一像素电路中的第一节点为所述第一像素电路的第一半导体部中距离所述第二像素电路中的第二节点最近的点。

6.根据权利要求1所述的阵列基板，其特征在于，所述像素电路包括补偿晶体管，所述第一半导体部包括第二子半导体部，所述第二子半导体部为所述补偿晶体管的半导体部；

所述第一节点位于所述第二子半导体部上；

所述补偿晶体管为双栅晶体管，所述补偿晶体管包括第一栅极和第二栅极，所述第二子半导体部包括第一组成部分和第二组成部分，在垂直于所述阵列基板所在平面的方向上，所述第一组成部分与所述第一栅极至少部分交叠，所述第二组成部分与所述第二电极至少部分交叠；

所述第一节点位于所述第一组成部分和所述第二组成部分之间。

7.根据权利要求1所述的阵列基板，其特征在于，所述参考信号线包括第一参考信号线，所述第一子半导体部包括第一端部和第二端部，所述第一端部与所述第一参考信号线直接电连接，所述第二节点位于所述第二端部；

所述阵列基板还包括：

第一控制部，在垂直于所述阵列基板所在平面的方向上，所述第一控制部与所述第二半导体部部分交叠；

所述第一控制部与所述阳极初始化晶体管的栅极电连接同一栅极线。

8.根据权利要求1所述的阵列基板，其特征在于，所述参考信号线包括第一参考信号线，所述第一子半导体部包括第一端部和第二端部，所述第一端部与所述第一参考信号线直接电连接，所述第二节点位于所述第一端部；

所述阵列基板还包括：

第二控制部，在垂直于所述阵列基板所在平面的方向上，所述第二控制部与所述第二半导体部部分交叠；

所述第二控制部包括：第一子控制部和第二子控制部，在垂直于所述阵列基板所在平面的方向上，所述第一子控制部和所述第二子控制部均与所述第二半导体部部分交叠；

所述阵列基板还包括:多条栅极线，所述第一子控制部与所述多条栅极线中的第一栅极线相连，所述第二子控制部与所述多条栅极线中的第二栅极线相连。

9.根据权利要求1-8任一项所述的阵列基板，其特征在于，所述阵列基板还具有功能区，所述多个像素电路包括沿列方向位于所述功能区两侧的第三像素电路和第四像素电路；

所述阵列基板还包括：

第三半导体部，所述第三像素电路的半导体部和所述第四像素电路的半导体部通过所述第三半导体部相连。

10.根据权利要求1所述的阵列基板，其特征在于，所述第一半导体部和所述第二半导体部位于同一层。

11.一种显示面板，其特征在于，包括权利要求1-10任一项所述的阵列基板。

12.一种显示装置，其特征在于，包括权利要求11所述的显示面板。

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