CN113454770A - 形成钨结构的方法 - Google Patents

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Abstract

本发明描述用于形成半导体装置的多层导电结构的方法。形成包括金属及额外成分的晶种层，所述额外成分与所述金属组合抑制形成在所述晶种层之上的所述金属的填料层的成核。可使用硅掺杂或合金化钨以形成所述晶种层，其中钨填料经形成在所述晶种层之上。

Description

形成钨结构的方法
优先权申请案
本申请案主张2018年12月28日申请的序列号为16/235,765的美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
本文中描述的实施例大体上涉及微电子装置的钨结构的制造，例如半导体裸片上的钨结构；且更特定来说，既涉及在此类微电子装置的制造期间(例如在半导体晶片的处理期间)形成此类钨结构的方法，又涉及所得装置。
背景技术
微电子装置渗透到日常生活的方方面面。存在对小型化及降低功率要求以及提高处理能力及速度的持续需求。在这些竞争性需求下，底层电路系统的复杂性及密度以及用以形成此类电路系统的制造工艺的复杂性增长。随着形成此电路系统的结构的密度增加，其结果是个别导电结构的尺寸缩减，制造具有可接受电性质的导电结构变得越来越具挑战性。
此类微电子装置的实例包含半导体结构(例如形成在半导体衬底(称为“半导体裸片”)上的半导体装置)以及可形成在中介层及/或其它非半导体衬底之上的电路组件及互连件。半导体结构包含半导体、电介质及导电元件，全都经图案化以形成电路组件及所述电路组件之间的所期望互连件。导电结构通常由一或多种金属或含金属材料形成。然而，以常规方式形成的导电结构的电阻通常随着导电结构的临界尺寸减小而增加，从而潜在地使具有必要电性质的半导体结构的制造复杂化。因此，以常规方式形成的导电结构可能需要比所期望的更大的线宽来维持合适的电性质(例如可接受的低电阻)以用于装置的操作；或可能需要使用异类材料及/或处理方法来形成合适的结构。
发明内容
附图说明
图1是说明根据本描述的用于制造具有钨导电结构的衬底(例如(举例来说)半导体裸片衬底)的实例工艺的框图。
图2A到2E说明在实例处理流程的循序阶段期间的并入钨导电结构的实例半导体裸片的代表性部分的简化横截面表示。
具体实施方式
以下描述及图式充分地说明特定实施例以使所属领域的技术人员能实践所述实施例。其它实施例可并入结构变化、逻辑变化、电变化、工艺变化及其它变化。一些实施例的部分及特征可经包含于其它实施例的部分及特征中或代替其它实施例的部分及特征。权利要求书中陈述的实施例涵盖那些权利要求的所有可用等效物。
然而，随着在半导体装置中使用常规材料的导电结构的临界尺寸减小，例如达到20nm及以下，以常规方式形成的导电材料的电阻通常增加。在其中期望较长的导体长度的一些应用中，在减小的临界尺寸下，增加的电阻可排除其它优选导电材料的使用。增加的电阻因此影响装置设计且可致使使用更多异类材料或处理方法，或设计及实施新的、复杂的装置设计，以减少尺寸减小的影响。
本公开提出用于以某种方式形成导电钨结构以提供相对于以常规方式形成的钨结构有所改进的导电性的各种实施例。在所描述的实例工艺中，通过晶种材料的使用沉积钨。晶种材料既包含钨又包含组合物中的另一材料以促进在晶种材料之上形成所期望性质的填充材料。发明者已识别到，如果钨的至少大多数部分(50％或更多)呈阿尔法状态(如本文中稍后论述)且如果钨中的大多数展现大晶粒大小，那么可形成相对低电阻的钨结构。举例来说，钨填充材料的所期望物理性质可为钨填充材料中的大多数展现约20nm或更大的晶粒大小(如由最长尺寸的晶粒确定)；且针对许多实例，在约30nm到50nm的范围内的晶粒大小将是合意的。本文中的术语“约”意味着包含±10％的变动以提供制造工艺、测量技术等的变动。
因此，将选择晶种材料中的额外材料以抑制随后形成的钨填充材料在形成在晶种层上时的成核，借此促进此相对大晶粒的钨如上文描述那样形成。仅关于此材料无需存在成核抑制性质，但当钨填料经形成在晶种层之上时在晶种层中需要存在成核抑制性质。在一些实例中，此额外成核抑制材料可作为金属的掺杂剂而存在；而在其它实例中，成核抑制材料可与钨合金化。在一些实施例中，晶种材料的组合物及钨填充材料(形成导电结构的块体的填充材料)的成核的抑制还将导致钨填充材料中的大多数由较大晶粒形成(例如，在一些实例中，在30nm到50nm的范围内)。针对一些实例，具有具超过20nm的最长尺寸的晶粒的钨填充材料可形成钨填充材料的至少约70％。在其它实例中，如果存在于钨填充材料的仅约五分之一％中，那么具有具超过20nm的最长尺寸的晶粒的钨填充材料可提供有益的电性质。
出于本描述的目的，术语“晶种层”用于描述既具有金属又具有成核抑制材料的结构的形成。术语“晶种层”不暗示任一材料是以其形成的任何形式(即，材料可以不同于所属领域的技术人员可认为是“层”的形式的形式来沉积，且两种成分材料可同时或循序地进行沉积；且术语“层”的使用不暗示形成于其上的底层支撑件结构的任何均匀程度或连续覆盖程度)。举例来说，晶种层可经沉积为膜或可不经沉积为膜(例如具有10nm或更小的尺寸)；且可不一定覆盖钨填料将形成于其之上的整个支撑件表面。
在所描述的实例中，晶种层包含钨，其中存在硅以抑制后续钨填料的成核；且可经形成在导电钨结构将形成在其上的衬底的支撑表面。在一些实例中，此晶种层可包含按原子量计在4％到28％的范围内存在的硅。
如下文更详细论述，支撑表面可具有各种材料及配置。可使用的一种实例配置是其中支撑表面是至少部分界定结构中的凹口的表面的配置。举例来说，支撑表面可至少部分由电介质层界定。在一些实例中，凹口可为细长导电线将经穿过其而形成的沟槽。
其中使用细长导电迹线的一个实例应用是在存储器阵列中。在存储器阵列中，例如字线及位线的导电线通常跨存储器阵列的很大一部分(或全部存储器阵列)延伸。虽然钨通常是用于至少一些这些线的优选材料，但使用以常规方式沉积的钨可在减小尺寸的结构中产生非最优的电特性；例如，在其中钨结构的临界尺寸是100nm或更小的结构中。
微电子装置可包含潜在地受益于相对低电阻钨导电线的多个结构，包含半导体裸片本身上的结构，以及封装衬底、中介层、重布层等上的结构。出于本公开的目的，术语“衬底”将用于识别用于包含于微电子装置中的所描述的钨结构将形成于其上的任何结构(其可为例如半导体晶片、个别半导体裸片、中介层等(如上文论述)；而术语“半导体装置衬底”用于明确识别存在于在半导体晶片上或在类似半导体结构上形成半导体裸片的多个阶段中的任何者处的结构。所有此类结构都可受益于在其中形成相对低电阻的钨结构。
图1描绘用于在衬底之上制造导电钨结构的实例工艺的流程图。出于本文中实例的目的，在半导体装置衬底(例如半导体裸片的衬底)的上下文中描述衬底。因此，衬底半导体材料(在本文中称为“晶片”)可为例如Si、Ge或化合物半导体(例如SiC、SiGe、III-V族半导体(例如GaAs或InP或三元/四元半导体)或所属领域的技术人员所知的其它半导体材料)。上文各种实例的一个说明性实施例是在半导体裸片衬底的支撑表面上形成钨结构。
如在102处指示，工艺100包含在支撑表面上形成晶种层。在许多实例中，晶种层将包含钨，且在本文中论述的实施例中将进一步包含硅。在支撑表面上形成晶种层可任选地包含形成所期望配置及材料的支撑表面。举例来说，工艺100可包含任选操作104及106(由流程图内的虚线指示)，其可用于在制备晶种层时形成支撑表面。如在104处指示，电介质层级可经形成于例如半导体衬底之上。术语“层级”在本文中用于识别可为单种材料或多种材料的结构的存在。举例来说，电介质层级可由单种电介质材料或多种电介质材料形成。如在104处指示，凹口可经形成于电介质层级中。在一些实施例中，凹口(例如沟槽或通孔)将界定钨将经形成于其中的路径。在一些实施例中，可从电介质层级的上表面蚀刻此类凹口到电介质层级中。在一些实例实施方案中，凹口可经形成具有约50nm到200nm的深度且可具有约10nm到40nm的宽度。其它实施方案可包含更浅或更深及/或更窄或更宽的凹口。因此，所识别的尺寸仅是实例。
如将参考图2A到2E进一步论述，在一些实例中，电介质层级可包含第一及第二垂直安置(或上及下/底层)电介质材料。在一些此类实例中，上电介质材料(图2A到F中的204、202)可为例如氧化硅(SiO)，且底层电介质材料(图2A到F中的202)可为不同的，例如氮化硅(SiN)。在一些实例中，上电介质材料可具有约50nm到200nm的垂直尺寸。在所描绘的实例中，凹口(图2B到F中的206)经形成穿过上电介质层级，使得上电介质界定凹口的侧壁，且下电介质界定凹口的底表面。凹口可通过所属领域的技术人员已知的光刻工艺形成，其可包含在上电介质层级204之上沉积光致抗蚀剂、使用掩模图案化所述光致抗蚀剂、移除光致抗蚀剂的未暴露或暴露部分、经由例如湿或干化学蚀刻蚀刻上电介质层级204的暴露部分及在凹口形成之后通过例如灰化移除剩余光致抗蚀剂。
因此，在其中凹口延伸于电介质材料内的实施例中，电介质材料可包含一或多种生长或经沉积绝缘材料。除了上文提及的SiN或SiO之外，可以其它类型的氮化物及/或氧化物形成凹口。在后一情况中，例如，作为SiO的替代或补充，凹口可延伸到高K电介质中，例如高K氧化物(例如氧化锆或氧化铪)。
在形成晶种层时，如在102处指示，晶种层可经形成于形成在衬底上方的一或多个电介质层级(或其它材料层级)上，且在许多实例中将可经至少部分形成于延伸穿过一或多个电介质层级的凹口中。在其它实施例中，晶种层可经形成于形成在半导体衬底材料本身内的结构(例如沟槽)中(且在多数此类实施例中，用电介质膜加衬层以隔离晶种层与将由半导体衬底材料形成的其它导电结构)。
在一些实例中，晶种层可呈薄层的形式(在一些实例中，具有大约5nm到10nm的厚度)。如先前指出，晶种层在支撑表面的至少一些部分之上可为连续或非连续的。在一些实例中，支撑表面可为经图案化材料，例如衬底的经图案化区域或形成于衬底之上的另一材料的经图案化区域(例如用以形成凹口，如上文论述)。
在一些实例中，凹口可经形成于一种材料中，及接着，在沉积晶种层之前用另一材料加衬层(例如通过保形涂敷)。举例来说，凹口可经形成于第一电介质材料(例如氮化物(SiN)或氧化物(SiO))中，及接着，在形成晶种层之前在一个或所有表面上用另一电介质材料加衬层。
晶种层可经由上述任何技术沉积，例如等离子体气相沉积(PVD)。PVD可由于相较于CVD的较低温度及组合物及膜厚度的增强可控性而在许多实施方案中合意地用于形成晶种层，CVD通常操作约300℃与900℃之间的高温，且其因此将增加用于晶种层的沉积工艺的复杂性。与PVD相关联的低处理温度可在晶种层中有益地建立某百分比的贝塔相钨，据信，其有益于抑制后续钨填充材料的成核。
钨，无论是在晶种层中还是在稍后形成的钨填料中，都可至少部分呈阿尔法或贝塔相。阿尔法相钨是立方晶体结构，其具有1m到3m的空间群(具有3m对称元素的体心布拉维晶格)且每单元具有2个原子/单位。贝塔相钨是立方晶体结构，其具有Pm到3n的空间群(具有3n对称元素的基元)，每单元具有8个原子/单位。阿尔法相钨由于相较于贝塔相钨较低的电阻而希望用于例如上述结构的结构中。另外，阿尔法相钨的相对较大晶体展现进一步减小的电阻率。
钨填料中阿尔法相钨与贝塔相钨之比取决于沉积条件及钨经沉积在其上的底层层(在本实例中，是晶种层)。相同考虑还影响避免钨填料中的较高电阻的非晶相钨。发明者已识别出，晶种层中的贝塔相钨抑制形成在晶种层上的钨填充材料的成核，且与在没有贝塔相钨的情况下将形成的相比，这样做会促进阿尔法相钨的相对较大晶体的形成。贝塔相钨相对不稳定，且具有可操作地显著量的贝塔相钨的晶种层的产生是通过用无需高温及/或高压的方法(例如PVD)形成晶种层来辅助。
为了在晶种层中建立贝塔相钨，且为了增加晶种层上的稍后沉积的导电材料的晶粒大小，晶种层可包含掺杂或合金化材料。出于本文中描述的目的，晶种层将包含钨及硅(Si)两者，其中硅可作为掺杂剂或合金而存在。如本文中使用，掺杂是用于调制基底材料的性质的、杂质到基底材料中的故意引入。掺杂可在沉积时发生或可在钨已被沉积之后发生。
在使用包含钨及硅的晶种层的此类实例中，钨可为阿尔法相钨与贝塔相钨的混合物，按原子量计范围从约10％到60％贝塔相钨，其在许多情况中将响应于晶种层中硅百分比而改变。在一些实例中，通过使用掺杂硅的钨晶种层产生贝塔相钨将有益地包含按原子量计约4％到约28％的Si。在一些实施方案中，大于约28％的Si百分比可致使晶种层至少部分呈非晶相，而非结晶相；及/或可导致沉积于其上的钨填充材料主要为更高电阻的贝塔相钨且缺少所期望的较大晶粒大小。
如上文指出，使用含钨晶种层还实现使用室温PVD而非较高温工艺(例如CVD)来形成晶种层。PVD的使用还准许在必要时直接在底层电介质层级上形成晶种层，无需在其间使用中间层。在一些实施例中，晶种层可经形成于形成在氧化物层内的沟槽中，其中底层电介质层级形成凹口的底部，且可为例如氮化物层级。在其它实施例中，CVD及ALD处理可用于在必要时沉积晶种层。
特定掺杂剂/杂质或合金化元素可帮助使材料的贝塔相稳定。含钨晶种层的结构没有钨晶种层那么取决于温度。对含钨执行的实验指示，在上述掺杂级下，钨能够承受高达约400℃(CVD工艺的典型温度)的热处理持续高达30分钟而无其特性的实质更改(例如将影响填充材料)。
为了获得PVD工艺的所期望组合物，一或多个靶可用于共同沉积钨及硅。举例来说，纯钨靶可与纯Si靶组合使用以沉积晶种层。在此类实例中，可控制从纯硅靶及另一靶两者沉积以达到所期望的组合物。在其它实施例中，单个靶(例如组合WSix)可用于产生晶种层的所期望组合物。组合靶可由粉状原材料形成，且W/Si比可通过改变W、Si及/或WSi2粉末含量来调整。
在其它实例中，晶种层可通过PVD由钨单独形成，且随后使用硅来掺杂，例如通过所属领域的技术人员已知的硅植入技术。在又其它实例中，如上文指出，钨及硅可各自通过原子层沉积(ALD)来沉积以形成以所期望比率分布的钨层及硅层。
在102处沉积晶种层之后，工艺可通过在操作108处在晶种层之上沉积钨填料层来继续。举例来说，当凹口形成时，晶种层至少部分形成于凹口中，且凹口可由钨填充材料填充。
如上文识别，在凹口中钨填充材料可主要(按原子量计，50％或更大)为阿尔法相钨，其中晶粒具有最小约20nm且针对许多应用在约30nm到50nm的范围内)的晶粒大小，且另外受凹口的宽度约束。为避免疑义，本文中引用的晶粒大小是钨填充材料内(至少在所选择区域内)的晶粒的最长尺寸(即长度)。相比之下，沉积在常规氮化钛(TiN)晶种层之上或不具有含硅的钨晶种层的钨填充材料的晶粒大小是约6nm到15nm。
阿尔法相钨的相对低电阻使用上文所论述的比将在没有掺杂或合金化晶种层的情况下形成的钨填充材料更大的晶粒大小来增强。虽然含硅的钨晶种层本身由于其混合阿尔法与贝塔相组合物而具有相对增加的电阻，但此额外电阻通过形成导电结构的大部分的较大晶粒大小的阿尔法相钨填料的较低电阻来得到更多补偿。凹口中的此钨填充材料的电阻因此与通常在类似条件下在无晶种层(针对类似结构，>5Ω/sq)的情况下沉积的阿尔法相钨填料相比相对较低(针对深度是65nm到100nm的约20nm宽沉积是约2Ω/sq到4Ω/sq)。
在其中凹口经形成的实例中，钨在晶种材料之上的沉积包含在任选操作104处界定的凹口的至少一些部分内沉积钨。在许多实例中，凹口可在含硅的钨晶种层的沉积之后完全填充有钨填料。在一些实施例中，界定凹口的支撑件结构的整个表面可由含硅的钨晶种层覆盖。
含硅的钨晶种层可如上文那样使用PVD工艺沉积，而钨填料层可通过CVD工艺废弃。如上文，含硅的钨晶种层可帮助使钨填料在形成期间稳定以基本上消除贝塔相钨的形成，这更利于在没有含硅的钨晶种层的情况下在较高温下形成。由于成本及速度原因以及可控性原因(由于用来形成比晶种层更厚的CVD沉积的钨填充材料的工艺要求较不严格)，所以CVD沉积而非PVD可用于沉积钨填充材料。用于在凹口中(以及在凹口形成于其中的支撑件表面上)沉积钨填充材料的CVD工艺可在200℃到500℃或更明确来说在约375℃与425℃之间的温度下运作。CVD工艺可使用约4kW到40kW的高功率长抛等离子体达约10秒到100秒。用于增加钨晶粒大小的钨的块体CVD沉积的腔室压力可在约0.1托与300托之间的范围内，或在许多实例中，在约30托与50托之间。
CVD工艺可包括各种工艺，例如(举例来说)块体沉积、基于乙硼烷(B2H6)的成核及/或基于硅烷(SiH4)的成核。CVD工艺可包含块体沉积或脉冲成核。CVD沉积工艺的乙硼烷(B2H6)成核循环包含乙硼烷(B2H6)浸泡、氟化钨(WF6)剂量，然后是[B2H6/WF6]脉冲。可在1到20次的范围内或1与4次之间重复此成核循环。用于CVD钨工艺的基于硅烷(SiH4)的成核循环的条件包含硅烷(SiH4)浸泡、氟化钨(WF6)剂量，然后是[SiH4/WF6]脉冲。可在1到20次的范围内或更特定来说在3与5次之间重复此成核循环。在一些实施例中，乙硼烷或硅烷成核温度范围可在约250℃与350℃之间，其中腔室温度及压力范围照搬上述内容。
在钨沉积于晶种层之上之后，如关于108论述，任选进一步处理可发生。举例来说，如任选操作110处展示(再次由虚线指示)，可使所得结构平坦化。一种平坦化方式可包含化学机械抛光(CMP)工艺。此平坦化可用于移除额外钨堆叠材料(例如其中此类材料在电介质的表面之上延伸，而非仅在电介质内的凹口中延伸)；且还可用于建立额外材料层级及其它结构可经形成在其上的平坦表面。
作为替代任选操作，一旦钨填料已经形成，就可移除支撑表面的一部分。举例来说，界定钨填料经形成于其中的凹口的侧的氧化物可经蚀刻以界定延伸于经形成钨线之间的间隙，作为经形成钨导体之间的电介质区域。此类区域可为气隙，或可在其中具有另一气体。
在一些实施例中，可接触到形成于在钨之上延伸的材料层级中的钨填料穿孔。举例来说，如果一或多个其它电介质材料(及可能的额外金属层)被制造在含有钨导体的结构之上，那么与钨的接触件随后可经由类似于上文论述的光刻工艺的光刻工艺穿过层而形成。
图2A到2E描绘在形成半导体装置的钨结构的代表性阶段期间的半导体裸片的代表性部分的简化的横截面表示。图2A到2E描绘如可根据实例工艺(例如关于工艺100的工艺操作102到110论述的实例工艺)使用的此类阶段，其中钨结构经形成于电介质中的凹口内。此类钨结构可经形成以用作存储器装置的导电结构，例如存储器装置字线、位线、源极线及/或存储器装置的其它互连特征；或替代地，针对逻辑或高频率装置的导电结构。在图2A中，结构200可包括电介质层级202。电介质层级202可经形成于衬底214上或衬底214上方的其它层上，如上文指示。结构200在存储器装置的半导体裸片的区段的实例中表示，其中图2B中形成的凹口206可被视作将含有跨存储器装置中的存储器阵列的实质部分延伸的导电线的沟槽的横截面表示。如描绘，并非所有的凹口都将具有相同尺寸，这取决于将形成于其中的导电结构的长度及功能(且描绘并不是按比例的)。
电介质层级可由氮化物(例如SiN)形成。另一电介质层级204可经形成在底层电介质层级202上。顶部电介质层级204可为例如氧化物。氧化物层204可由氧化物材料形成，例如氧化铝或氧化硅。
在图2B中，凹口206经蚀刻于氧化物电介质层级204中，终止于氮化物电介质层级202处。凹口206可通过光刻工艺形成。在一些实施例中，光致抗蚀剂可经安置在氧化物电介质层级204上。掩模可经放置在光致抗蚀剂之上，且光致抗蚀剂可通过将光致抗蚀剂的一部分暴露于UV辐射来图案化。光致抗蚀剂的暴露或未暴露部分可被移除，这取决于光致抗蚀剂是正性光致抗蚀剂还是负性光致抗蚀剂。一旦光致抗蚀剂的所期望部分被移除，底层氧化物电介质层级204就可通过湿化学或干等离子体/激光蚀刻来移除。蚀刻以形成凹口206可终止于氮化物电介质层级202的表面处。在蚀刻凹口206之后，剩余光致抗蚀剂可通过灰化来移除。
图2B展示在移除剩余光致抗蚀剂之后的结构。在一些位线应用中，凹口206可为约20nm宽且深度是50nm到100nm(例如，氧化物层204的厚度)，例如深度是约80nm。
在图2C中，晶种层208可在凹口206形成之后经沉积在结构上。在一些实施例中，晶种层208可与凹口206中的氧化物电介质层级204及氮化物电介质层级202的外围接触。在一些实施例中，晶种层208可具有小于10nm的厚度。如先前指出，晶种层208组合物可经选择以增加沉积在晶种层上的钨填充材料中的晶粒大小以抑制凹口206中的填料的成核，如上文参考图1论述。
在图2D中，钨填充材料210可经沉积在凹口206中的晶种层上。钨填充材料210可使用CVD经沉积在晶种层208之上。晶种层208可使CVD钨层210能够形成，其中晶粒大小与未沉积晶种层208的情况下的晶粒大小相比有所增加。增加的晶粒大小可导致电阻率减小，从而使导电结构的尺寸更小(例如，更小宽度及/或深度)。
在一些实施例中，晶种层208可为安置于氧化物电介质层级208与钨填充材料210之间的唯一结构。在其它实施例中，一或多个中介层可经形成于含硅的钨膜与氧化物电介质层级204之间。此类中介层可包括各种材料，例如氮化钨或氮化钽或额外的其它电介质材料。
应注意，尽管本文中论述了钨，但在一些实施例中，作为钨的替代或补充，可使用其它金属或合金，且可使用其它材料来抑制填充材料中的成核。举例来说，Ge、Sb、C、N、O或S可用于抑制成核且借此促进填充材料中的相对增加的晶粒大小。钨或其它金属中的这些材料的原子百分比可取决于金属及/或掺杂剂而改变。
在钨填充材料210已被沉积之后，结构可被平坦化，如图2E中展示。在一些实施例中，可从凹口206外的位置移除晶种层208及钨填充材料210两者。CMP或另一平坦化技术可用于移除层。在一些实施例中，所得导电结构(填充有晶种层208及钨填充材料210的凹口)可通过氧化物电介质层级204电隔离。所得结构200可用于各种装置的组合件中，所述装置例如存储器装置字线、位线、NAND门及/或存储器逻辑的其它互连件特征或其它类型的装置。如上文，凹口可沿着存储器装置的长度延伸以形成字线及/或位线。在一些实施例中，导致低电容的薄低k电介质可经形成于膜与底层氧化物之间。
尽管晶种层经描述为沉积于穿过电介质层级的一或多个凹口中，但凹口可延伸穿过可包含绝缘层及/或金属层的一或多个层。替代地，晶种层可经沉积在没有凹口的电介质层级上，且块体CVD钨可经沉积在晶种层上以产生大晶粒块体钨层。
为了进一步阐明所描述的标的物，包含以下个别实例。
实例1是一种形成多层结构的方法，所述方法包括：在电介质层级中形成凹口；在所述凹口中形成包括钨及硅的晶种层；及在所述晶种层之上形成钨填料，其中所述钨填料的所述钨中的大多数具有具至少20nm的最长尺寸的晶粒。
在实例2中，根据实例1所述的标的物任选地包含按所述晶种层的原子量计4％到28％。
在实例3中，根据实例1到2中任一或多个实例所述的标的物，其中所述晶种层的钨包括阿尔法及贝塔相钨两者。
在实例4中，根据实例3所述的标的物任选地包含按原子量计10％到60％贝塔相钨。
在实例5中，根据实例1到4中任一或多个实例所述的标的物，其中所述晶种层在所述凹口中接触所述电介质层级及所述钨填料两者。
在实例6中，根据实例1到5中任一或多个实例所述的标的物，其中形成所述晶种层包括使用硅掺杂所述钨以形成掺杂硅的钨晶种层。
在实例7中，根据实例1到6中任一或多个实例所述的标的物，其中形成所述晶种层包括同时沉积硅及钨。
在实例8中，根据实例1到7中任一或多个实例所述的标的物，其中所述钨填料中所述钨的所述大多数是阿尔法相钨且具有具在30nm与50nm之间的最长尺寸的晶粒大小。
在实例9中，根据实例1到8中任一或多个实例所述的标的物任选地包含在所述掺杂硅的钨晶种层的沉积之后执行高温处理。
在实例10中，根据实例8到9中任一或多个实例所述的标的物，其中形成所述晶种层包括通过物理气相沉积(PVD)沉积钨。
在实例11中，根据实例9到10中任一或多个实例所述的标的物，其中所述钨填料通过化学气相沉积(CVD)来沉积。
实例12是一种多层结构，所述多层结构包括：第一电介质层级；第二电介质层级，其经安置在所述第一电介质层级上，所述第二电介质层级包括其中形成的凹口，至少一些所述凹口延伸到所述第一电介质层级；晶种层，其包括钨及硅，所述晶种层安置于所述凹口中且在所述凹口中接触所述第一电介质及所述第二电介质层级两者；及钨填料，其经安置在所述晶种层上且填充所述晶种层存在于其中的所述凹口，所述钨填料中的所述钨中的所述大多数具有具至少约30nm到50nm的最大尺寸的晶粒。
在实例13中，根据实例12所述的标的物，其中所述晶种层中所述硅的量按原子量计在约4％到28％之间。
在实例14中，根据实例13所述的标的物任选地包含按原子量计10％到60％的贝塔相钨。
在实例15中，根据实例13到14中任一或多个实例所述的标的物包含至少40％的阿尔法相钨且具有具在30nm与50nm之间的最大尺寸的晶粒大小。
在实例16中，根据实例13到15中任一或多者所述的标的物，其中所述晶种层的电阻率高于阿尔法相钨的电阻率，且所述晶种层与所述钨填料的组合的电阻率小于未在类似处理条件下沉积所述掺杂硅的钨晶种层的情况下的阿尔法相钨的电阻率。
在实例17中，根据实例13到16中任一或多者所述的标的物，其中宽度是约10nm到20nm且深度在50nm到100nm之间的凹口的所述钨填充材料的电阻率是2Ω/sq到4Ω/sq。
在实例18中，根据实例13到17中任一或多个实例所述的标的物，其中所述第一电介质层级是氮化物，所述第二电介质层级是氧化物，且所述凹口终止于所述氮化物处。
实例19是一种存储器装置，其包括：氧化物层级，其包括凹口；含硅的钨晶种层，其安置于所述凹口中；及钨填充材料，其在所述凹口中经安置于所述含硅的钨晶种层上，所述凹口中的所述钨填充材料的上表面与所述凹口外的氧化物层级的上表面平齐，所述含硅的钨晶种层安置于所述钨填充材料与所述氧化物层级之间，所述钨填充材料中的所述大多数具有约30nm到50nm的晶粒大小。
在实例20中，根据实例19所述的标的物，其中所述凹口沿着所述存储器装置的长度延伸以形成所述存储器的字线或位线。
在实例21中，根据实例19到20中任一或多个实例所述的标的物，其中所述含硅的钨晶种层中所述硅的量按原子量计在约4％到28％之间。
在实例22中，根据实例19到21中任一或多个实例所述的标的物，其中所述掺杂硅的钨膜由阿尔法与贝塔相钨的混合物形成，所述掺杂硅的钨膜按原子量计含有约10％到60％的贝塔相钨，所述钨填充材料中的大多数是阿尔法相钨，且宽度是约20nm且深度在50nm到100nm之间的凹口的所述钨填充材料的电阻率是2Ω/sq到4Ω/sq。
实例23是一种形成半导体装置的方法，其包括：在所述半导体装置的支撑件表面之上形成包括钨及硅的晶种层；及在所述经掺杂的含钨的晶种层之上形成钨结构，所述钨结构形成导电线，其中所述钨的至少50％呈阿尔法相；且其中所述钨的至少50％具有具至少约20nm的最大尺寸的晶粒大小。
在实例24中，根据实例23所述的标的物，其中形成所述晶种层包括使用硅掺杂钨。
在实例25中，根据实例23到24中任一或多个实例所述的标的物，其中形成所述晶种层包括沉积包括钨及硅的合金。
在实例26中，根据实例25所述的标的物任选地包含其中形成所述晶种层包括通过等离子体气相沉积共同沉积硅及钨。
在实例27中，实例12到22的结构中的任一或多者可通过使用根据实例1到11或23到26中任何实例陈述的方法构造而成。
在实例28中，实例12到22的结构中的任一或多者可经并入到存储器结构中。
在实例29中，实例28的存储器结构可为存储器装置。
上文详细描述包含对形成详细描述的一部分的附图的参考。图式通过说明的方式展示其中可实践本发明的特定实施例。这些实施例在本文也称为“实例”。此类实例可包含除展示或描述元件之外的元件。然而，本发明者还预期其中仅提供展示或描述的那些元件的实例。此外，本发明者还预期使用关于特定实例(或其一或多个方面)或关于本文中展示或描述的其它实例(或其一或多个方面)展示或描述的那些元件的任何组合或排列的实例(或其一或多个方面)。
在此描述中，介词(例如“在…上”、“在…之上”及“在…下方”)是相对于常规平面或表面在衬底的顶部或经暴露表面上而定义的，而与衬底的定向无关；而“在…上”希望识别一个结构与所述结构位于其“上”的另一结构的直接接触(在没有明确相反指示的情况下)；术语“在…之上”及“在…下方”明确地希望识别结构(或层、特征等)的相对放置，其明确地包含(但不限于)经识别结构之间的直接接触，除非明确识别为如此。类似地，术语“在…之上”及“在…下方”不限于水平定向，这是由于如果一结构在某个时间点是所论述的构造的最外部分，那么所述结构可在参考结构“之上”，即使此结构相对于参考结构而垂直地延伸，而不是在水平定向上延伸。
术语“晶片”及“衬底”在本文中一般用于指代其上形成集成电路的任何结构，且也指代在集成电路制造的各个阶段期间的此类结构。因此，以下详细描述不应被视为限制性意义，且各种实施例的范围仅由所附权利要求书以及此类权利要求所授权的等效物的全范围而界定。
在此文献中，使用术语“一(a/an)”，如专利文献中常见，包含一个或一个以上，其独立于“至少一个”或“一或多个”的任何其它例子或使用。在此文献中，术语“或”用于指代非排他性或使得“A或B”包含“A而非B”、“B而非A”及“A及B”，除非另外指示。在此文献中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的普通英语等效形式。而且，在所附权利要求书中，术语“包含”及“包括”是开放式的，即，包含除了权利要求书中在此术语之后所列的元件之外的元件的系统、装置、物品、组合物、配方或工艺仍被认为落于所述权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”及“第三”等仅用作标记，且不希望对其对象强加数值要求。
上文描述希望是说明性而非限制性。例如，上述实例(或其一或多个方面)可彼此组合使用。在审阅上文描述后，例如所属领域的一般技术人员可使用其它实施例。在上文具体实施方式中，各种特征可分组在一起以简化本公开。此不应被解译为希望未主张的公开特征是任何权利要求的关键。而是，发明标的物可能在于少于特定公开实施例的全部特征。因此，所附权利要求书特此并入实施方式中，其中每一权利要求自身作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。应参考所附权利要求书连同此类权利要求所授权的等效物的全范围来确定本发明的范围。

Claims (25)

1.一种形成多层结构的方法，所述方法包括：
在电介质层级中形成凹口；
在所述凹口中形成包括钨及硅的晶种层；及
在所述晶种层之上形成钨填料，其中所述钨填料的所述钨中的大多数具有具至少20nm的最长尺寸的晶粒大小。
2.根据权利要求1所述的方法，其中所述晶种层中所述硅的量按所述晶种层的原子量计在约4％到28％之间。
3.根据权利要求1所述的方法，其中所述晶种层的钨包括阿尔法及贝塔相钨两者。
4.根据权利要求3所述的方法，其中所述晶种层按原子量计是约10％到60％的贝塔相钨。
5.根据权利要求1所述的方法，其中所述晶种层在所述凹口中接触所述电介质层级及所述钨填料两者。
6.根据权利要求1所述的方法，其中形成所述晶种层包括使用硅掺杂所述钨以形成掺杂硅的钨晶种层。
7.根据权利要求1所述的方法，其中形成所述晶种层包括同时沉积硅及钨。
8.根据权利要求1所述的方法，其中所述钨填料所述钨中的所述大多数是阿尔法相钨且具有在30nm与50nm之间的晶粒大小。
9.根据权利要求1所述的方法，其进一步包括在所述含硅的钨晶种层的沉积之后执行处理以在300℃或更大的温度下沉积所述钨。
10.根据权利要求8所述的方法，其中形成所述晶种层包括通过物理气相沉积(PVD)沉积钨。
11.根据权利要求9所述的方法，其中所述钨填料通过化学气相沉积(CVD)沉积。
12.根据权利要求1所述的方法，其中在所述晶种层之上形成所述钨填料包括在所述含钨晶种层之上形成钨结构，所述钨结构形成导电线，其中所述钨的至少50％呈阿尔法相，且其中所述钨的至少50％具有具至少约20纳米的最大尺寸的晶粒大小。
13.根据权利要求12所述的方法，其中形成所述晶种层包括使用硅掺杂钨。
14.根据权利要求13所述的方法，其中形成所述晶种层包括沉积包括钨及硅的合金。
15.根据权利要求12所述的方法，其中形成所述晶种层包括通过等离子体气相沉积共同沉积硅及钨。
16.一种半导体装置，其包括：
电介质层级，其包括凹口；
含硅的钨晶种层，其经安置于所述凹口中；及
钨填充材料，其在所述凹口中经安置于所述含硅的钨晶种层上，所述凹口中的所述钨填充材料的上表面与所述凹口外的氧化物层级的上表面平齐，所述含硅的钨晶种层安置于所述钨填充材料与所述氧化物层级之间，所述钨填充材料中的所述大多数具有约30nm到50nm的晶粒大小。
17.根据权利要求16所述的半导体装置，其中所述凹口沿着所述存储器装置的长度延伸以形成所述存储器装置的字线或位线，所述凹口的深度在约50nm到200nm之间且宽度是约20nm。
18.根据权利要求16所述的半导体装置，其中所述含硅的钨晶种层中所述硅的量按原子量计在约4％到28％之间。
19.根据权利要求16所述的半导体装置，其中：
所述含硅的钨膜包含阿尔法与贝塔相钨的混合物，所述掺杂硅的钨膜按原子量计含有约10％到60％的贝塔相钨，
所述钨填充材料中的大多数是阿尔法相钨，且
约20nm宽且深度在50nm到100nm之间的凹口的所述钨填充材料的电阻率是2Ω/sq到4Ω/sq。
20.根据权利要求16所述的半导体装置，其中包括凹口的所述电介质层级包括：
第一电介质材料；
第二电介质材料，其安置在所述第一电介质层级上，所述第二电介质层级在其中形成有凹口，至少一些所述凹口延伸到所述第一电介质层级。
21.根据权利要求20所述的半导体装置，其中安置于所述凹口中的包括钨及硅的所述晶种层接触所述第一电介质材料及所述第二电介质材料两者。
22.根据权利要求16所述的半导体装置，其中所述半导体装置包含存储器结构，且其中所述钨填充材料形成所述存储器结构的导电线。
23.根据权利要求16所述的半导体装置，其中所述钨填料包括至少约40％的阿尔法相钨。
24.根据权利要求16所述的半导体装置，其中宽度是约10nm到20nm且深度在50nm到100nm之间的凹口的所述钨填充材料的电阻率是2Ω/sq到4Ω/sq。
25.根据权利要求20所述的多层结构，其中所述第一电介质材料是氮化物，且所述第二电介质层级是氧化物，且其中所述凹口终止于所述氮化物处。
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